Oberflächenzustände und Fermi-Level-Pinning

Im Inneren eines Siliziumkristalls ist jedes Atom vierfach koordiniert -- vier kovalente Bindungen zu seinen Nachbarn, alles symmetrisch, alles gesättigt. An der Oberfläche hört der Kristall auf. Die obersten Atome haben Bindungen die ins Leere zeigen: Dangling Bonds. Diese ungesättigten Bindungen erzeugen elektronische Zustände in der Bandlücke -- dort wo im perfekten Kristall keine Zustände sein dürften.

Dieser Artikel erzählt die Geschichte in der Reihenfolge, in der sie sich entwickelt hat: Erst das Problem (freie Oberfläche, Bardeen 1947), dann die Lösung (Si/SiO₂-Passivierung, 1960er--80er), dann die modernen Herausforderungen (High-k, III-V).

Teil 1: Die freie Oberfläche

Dangling Bonds

An einer ideal abgeschnittenen Siliziumoberfläche (z.B. die (111)-Fläche) hat jedes Oberflächenatom eine ungesättigte Bindung -- ein Orbital das keinen Bindungspartner hat. Bei der (100)-Fläche sind es sogar zwei pro Atom.

Diese Dangling Bonds sind halb gefüllte Orbitale. Sie können:

Im Banddiagramm erscheinen diese Zustände als kontinuierliches Band von Energieniveaus innerhalb der Bandlücke -- im Gegensatz zu den diskreten Niveaus von Dotier-Störstellen. Die Zustandsdichte an einer freien Si-Oberfläche liegt bei \(D_{it} \sim 10^{15}\) cm\(^{-2}\)eV\(^{-1}\) -- ungefähr ein Zustand pro Oberflächenatom1.

Fermi-Level-Pinning

Innerhalb dieses Kontinuums von Oberflächenzuständen gibt es einen bestimmten Energiewert \(\Phi_0\) -- den Ladungsneutralitätspunkt (Charge Neutrality Level). Wenn alle Zustände unterhalb von \(\Phi_0\) gefüllt und alle oberhalb leer sind, ist die Oberfläche elektrisch neutral.

Im Gleichgewicht muss das Fermi-Niveau überall im Halbleiter konstant sein. Wenn \(D_{it}\) hoch genug ist, erzwingt die Oberfläche \(E_F \approx \Phi_0\) -- jede Abweichung würde enorme Ladungsmengen umverteilen, die sofort kompensieren. Das Fermi-Niveau wird "festgenagelt": Fermi-Level-Pinning.

Quantitativ: Die Ladung in den Oberflächenzuständen ist:

\[Q_{it} = q \cdot D_{it} \cdot (\Phi_s - \Phi_0)\]

wobei \(\Phi_s\) die Position des Fermi-Niveaus an der Oberfläche ist. Bei \(D_{it} \sim 10^{15}\) erzeugt schon 1 meV Abweichung eine Ladung von \(\sim 10^{12}\) \(q\)/cm² -- genug um jedes externe Feld abzuschirmen.

Faustregel: Ab \(D_{it} > 10^{13}\) cm\(^{-2}\)eV\(^{-1}\) ist das Fermi-Niveau praktisch gepinnt.

Bandverbiegung an der freien Oberfläche

Wenn die Oberflächenzustände \(E_F\) an der Oberfläche auf \(\Phi_0\) fixieren, dieser Wert aber nicht mit dem Fermi-Niveau im Bulk übereinstimmt, müssen sich die Bänder verbiegen -- genau wie beim pn-Übergang.

An der Oberfläche entsteht eine Verarmungszone, auch ohne dass ein Metall oder Oxid aufgebracht wurde. Allein die Oberflächenzustände erzwingen eine Raumladungszone unter der Oberfläche. Die Ladung in dieser Verarmungszone wird durch eine minimale Verschiebung von \(E_F\) weg von \(\Phi_0\) kompensiert -- gerade genug für Ladungsneutralität in der Gesamtregion.

Bardeen-Modell und Schottky-Kontakte (1947)

Im einfachen Schottky-Modell hängt die Barrierenhöhe von der Differenz der Arbeitsfunktionen ab:

\[\Phi_B = \Phi_M - \chi_{HL}\]

Verschiedene Metalle sollten also verschiedene Barrieren geben. John Bardeen zeigte 1947, dass die Oberflächenzustände dieses Bild fundamental ändern. Wenn \(D_{it}\) hoch ist, wird die Barrierenhöhe unabhängig vom Metall:

\[\Phi_B \approx E_g - \Phi_0 \quad \text{(für n-Typ, bei starkem Pinning)}\]

John Bardeen (1908--1991) ist der einzige Mensch mit zwei Nobelpreisen in Physik: 1956 für den Transistor (mit Shockley und Brattain) und 1972 für die BCS-Theorie der Supraleitung. Sein 1947er Paper zu Oberflächenzuständen erklärte, warum die einfache Schottky-Theorie in der Praxis nicht funktioniert. Mehr zu Bardeen →

Experimentelle Evidenz

Für Silizium liegt \(\Phi_0\) bei etwa \(0.3\)--\(0.4\) eV über dem Valenzband. Die Barrierenhöhen für n-Si liegen dadurch immer im Bereich \(0.5\)--\(0.9\) eV:

Metall \(\Phi_M\) (eV) \(\Phi_B\) auf n-Si (eV) Schottky-Vorhersage
Al 4.1 0.58 0.05
Ti 4.3 0.60 0.25
Cr 4.5 0.61 0.45
Ni 5.2 0.67 1.15
Pt 5.6 0.87 1.55

Die Schottky-Vorhersage (\(\Phi_B = \Phi_M - \chi_{Si}\) mit \(\chi_{Si} = 4.05\) eV) variiert um 1.5 eV -- die realen Werte nur um 0.3 eV. Das ist Fermi-Level-Pinning in Aktion.

GaAs: Extremes Pinning

GaAs leidet unter besonders starkem Fermi-Level-Pinning. Die Zustandsdichte an der Oberfläche ist so hoch (\(> 10^{13}\) cm\(^{-2}\)eV\(^{-1}\)), dass die Bänder sich unabhängig von der Dotierung oder dem Material auf der anderen Seite verbiegen. Das bedeutet:

Das ist direkt relevant für GaAs-Hall-Elemente wie die AKM HG106C: An den Kontakten gibt es immer eine Bandverbiegung durch das Pinning.

Fermi-Level-Pinning: GaAs (gepinnt) vs. Si/SiO₂ (frei)

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Teil 2: Die Si/SiO₂-Grenzfläche — die Lösung

Die freie Siliziumoberfläche ist für die Elektronik unbrauchbar -- \(D_{it} \sim 10^{15}\) pinnt das Fermi-Niveau und macht jede Feldsteuerung unmöglich. Die Lösung kam aus einer glücklichen Eigenschaft des Siliziums: Es bildet ein natürliches Oxid von außergewöhnlicher Qualität.

Thermische Oxidation

Wenn Silizium bei 800--1200°C einer sauerstoffhaltigen Atmosphäre ausgesetzt wird, wächst an der Oberfläche eine SiO₂-Schicht. Der Sauerstoff diffundiert durch das bereits gebildete Oxid zum Silizium und reagiert dort:

\[\text{Si} + \text{O}_2 \rightarrow \text{SiO}_2\]

Das Besondere: Die Reaktion findet an der Si/SiO₂-Grenzfläche statt, nicht an der Oberfläche des Oxids. Das Oxid wächst also von innen nach außen. Dadurch entsteht eine atomar scharfe Grenzfläche -- vielleicht die am besten definierte Festkörpergrenzfläche die es gibt.

Was SiO₂ mit den Dangling Bonds macht

Das thermisch gewachsene Oxid sättigt die allermeisten Dangling Bonds ab -- Sauerstoffatome bilden Brückenbindungen (Si-O-Si) wo vorher ungesättigte Orbitale waren. Die Zustandsdichte sinkt von \(10^{15}\) auf \(\sim 10^{11}\)--\(10^{12}\) cm\(^{-2}\)eV\(^{-1}\) -- vier Größenordnungen besser, aber für einen MOSFET immer noch zu viel.

Warum thermisch und nicht abgeschieden? Man könnte SiO₂ auch per PECVD (Plasma-CVD) oder Sputtern aufbringen -- das geht schneller und bei niedrigerer Temperatur. Aber die Grenzfläche wird dramatisch schlechter: Beim thermischen Oxid wächst das SiO₂ aus dem Silizium selbst heraus -- jedes Si-Atom an der Grenzfläche geht eine geordnete Bindung mit Sauerstoff ein. Bei einem abgeschiedenen Oxid wird SiO₂ von außen auf die Oberfläche gelegt -- die Dangling Bonds darunter bleiben weitgehend ungesättigt, und die Grenzfläche enthält Fehlstellen, Hohlräume und nicht-stöchiometrische Bereiche. Typisches \(D_{it}\) für PECVD-SiO₂ auf Si: \(10^{11}\)--\(10^{12}\) cm\(^{-2}\)eV\(^{-1}\) -- zehn- bis hundertmal schlechter als thermisches Oxid nach Forming Gas Anneal.

Forming Gas Anneal: Der letzte Schliff

Der entscheidende Prozessschritt ist ein Formiergastempern (Forming Gas Anneal, FGA): Tempern bei ~400°C in einer H₂/N₂-Atmosphäre (typisch 4% H₂, der Rest N₂ als Verdünnungsgas -- unter der Explosionsgrenze von 4.65%). In der Praxis wird der Schritt oft einfach "H₂ Anneal" genannt -- auch wenn Formiergas (H₂/N₂) verwendet wird. Wasserstoffatome diffundieren zur Grenzfläche und sättigen die verbliebenen Dangling Bonds ab:

\[\equiv\text{Si}{\cdot} + \text{H} \rightarrow \equiv\text{Si-H}\]

Dadurch sinkt \(D_{it}\) auf \(\sim 10^{10}\) cm\(^{-2}\)eV\(^{-1}\)3 -- fünf Größenordnungen unter der freien Oberfläche. Jetzt ist das Fermi-Niveau frei beweglich: Man kann es mit einer Gate-Spannung durch die gesamte Bandlücke schieben. Das ist die Geburtsstunde des MOSFET.

Warum SiO₂ so einzigartig ist

Kein anderes Halbleiter-Oxid-System kommt auch nur annähernd an die Si/SiO₂-Qualität heran:

Eigenschaft Si/SiO₂ Warum wichtig
Bandlücke des Oxids ~9 eV Exzellente Isolation, hohe Barriere für Elektronen und Löcher
Durchbruchfeldstärke ~10 MV/cm Dünne Oxide möglich ohne Durchbruch
\(D_{it}\) nach FGA \(\sim 10^{10}\) Fermi-Niveau frei steuerbar
Grenzflächenschärfe ~1--2 Monolagen Übergang Reproduzierbare, einheitliche Eigenschaften
Selektivität Oxid wächst nur auf Si, nicht auf SiO₂ Selbstlimitierend, gut kontrollierbar
Ätzselektivität HF ätzt SiO₂, nicht Si Einfache Strukturierung

Das ist der Grund warum Silizium die Halbleiterindustrie dominiert -- nicht weil Silizium der beste Halbleiter wäre (GaAs hat höhere Beweglichkeit, GaN höhere Durchbruchfeldstärke), sondern weil kein anderer Halbleiter ein so gutes Oxid hat.

Oxidladungen nach Deal (1980)

Auch die beste Si/SiO₂-Grenzfläche ist nicht perfekt. B. E. Deal klassifizierte 1980 vier Arten von Ladungen2, die bis heute die Standardterminologie bilden:

Typ Symbol Ort Eigenschaft
Feste Oxidladung \(Q_f\) Direkt an der Grenzfläche (~2 nm) Positiv, nicht von \(V_G\) abhängig, struktureller Defekt
Interface Trapped Charge \(Q_{it}\) An der Grenzfläche Dangling Bonds, lädt/entlädt mit \(E_F\), verursacht \(D_{it}\)
Oxide Trapped Charge \(Q_{ot}\) Im Oxid verteilt Durch ionisierende Strahlung oder Hot Carriers erzeugt
Mobile Ionic Charge \(Q_m\) Im Oxid, beweglich Na⁺, K⁺ Kontamination — historisch ein Riesenproblem

Bruce E. Deal (1927--2007) arbeitete von 1958 bis 1987 bei Fairchild Semiconductor, wo er die Physik der Si/SiO₂-Grenzfläche systematisch erforschte. Sein 1965er Paper mit Andrew Grove (dem späteren Intel-CEO) etablierte das Deal-Grove-Modell der thermischen Oxidation -- bis heute die Grundlage jeder Oxiddicken-Berechnung. Seine 1980er Klassifikation der Oxidladungen (\(Q_f\), \(Q_{it}\), \(Q_{ot}\), \(Q_m\)) ist nach wie vor die Standard-Terminologie der MOS-Technologie.

Alle vier Ladungstypen verschieben die Flachbandspannung \(V_{FB}\) und damit die Schwellenspannung \(V_{th}\) der MOS-Kapazität. Die Kontrolle dieser Ladungen -- insbesondere die Eliminierung von mobilen Ionen (Na⁺ aus Fingerabdrücken!) -- war eine der größten Herausforderungen der frühen MOS-Technologie. Erst Reinraumprozesse und Phosphorsilikatglas (PSG) als Getter-Schicht lösten das Problem.

Interface Traps und ihre Auswirkungen

Die verbleibenden Interface Traps (\(Q_{it}\)) haben auch bei \(D_{it} \approx 10^{10}\) noch messbare Auswirkungen auf den MOSFET:

  1. Schwellenspannungsverschiebung -- geladene Traps verschieben \(V_{th}\)
  2. Subthreshold-Swing-Degradation -- Traps laden/entladen sich mit der Gate-Spannung und verschlechtern die Steilheit unter der Schwelle
  3. 1/f-Rauschen -- Trapping/Detrapping von Ladungsträgern erzeugt niederfrequentes Rauschen (besonders problematisch in Analogschaltungen und kleinen Transistoren)
  4. Beweglichkeitsdegradation -- geladene Traps an der Grenzfläche streuen die Ladungsträger im Inversionskanal (Coulomb-Streuung)
  5. NBTI (Negative Bias Temperature Instability) -- unter negativem Gate-Stress bei erhöhter Temperatur brechen Si-H Bindungen auf, \(D_{it}\) steigt, \(V_{th}\) driftet. Ein dominanter Alterungsmechanismus in modernen p-MOSFETs

Teil 3: Moderne Herausforderungen

High-k Dielektrika

Ab dem 45-nm-Knoten (~2007) wurde SiO₂ zu dünn für die nötige Gate-Kapazität -- bei unter 1.2 nm tunneln die Elektronen direkt durch das Oxid. Die Lösung: High-k-Dielektrika wie HfO₂ (\(\varepsilon_r \approx 22\) statt 3.9 für SiO₂). Ein physisch dickerer Film liefert die gleiche Kapazität bei deutlich weniger Leckstrom.

Das Problem: Die HfO₂/Si-Grenzfläche hat \(D_{it} \approx 10^{11}\)--\(10^{12}\) cm\(^{-2}\)eV\(^{-1}\)4 -- hundertmal schlechter als Si/SiO₂. Die Lösung: Eine ultradünne SiO₂-Zwischenschicht (~0.5--1 nm) zwischen Si und HfO₂. Das Si "sieht" sein vertrautes Oxid, und das High-k-Material liefert die Kapazität. Diesen Trick verwendet jeder moderne Prozessor.

III-V-Halbleiter

Bei GaAs, InP und anderen III-V-Halbleitern gibt es kein vergleichbar gutes natürliches Oxid. \(D_{it}\) bleibt bei \(10^{13}\)--\(10^{14}\) cm\(^{-2}\)eV\(^{-1}\)5 -- das Fermi-Niveau ist gepinnt, ein MOSFET unmöglich.

Erst in den 2000er-Jahren gelangen Fortschritte mit aufwändigen Grenzflächenbehandlungen: Schwefel-Passivierung, Al₂O₃ via ALD (Atomic Layer Deposition), und spezielle Interface-Schichten. Aber die III-V/Oxid-Grenzfläche bleibt eine offene Forschungsfrage.

Übersicht: \(D_{it}\) im Vergleich

Oberfläche \(D_{it}\) (cm\(^{-2}\)eV\(^{-1}\)) Fermi-Niveau Konsequenz
Freies Si (UHV) \(\sim 10^{15}\)1 stark gepinnt Schottky-Barriere unabhängig vom Metall
GaAs (frei oder mit Oxid) \(10^{13}\)--\(10^{14}\)5 gepinnt Kein GaAs-MOSFET, Verarmungszone an jeder Oberfläche
Si/SiO₂ (früh, 1960er) \(\sim 10^{12}\)2 teilweise frei Erste MOSFETs, aber instabil
Si/HfO₂ (ohne Zwischenschicht) \(10^{11}\)--\(10^{12}\)4 teilweise gepinnt \(V_{th}\)-Instabilität, deshalb SiO₂-Zwischenschicht nötig
Si/SiO₂ (state of the art) \(\sim 10^{10}\)3 frei beweglich MOSFET funktioniert — Grundlage der gesamten CMOS-Industrie

Weiterführendes

  1. M. Schlüter, "Chemical trends in metal-semiconductor barrier heights", Physical Review B, 17(12), 1978. ↩↩

  2. B. E. Deal, "Standardized terminology for oxide charges associated with thermally oxidized silicon", IEEE Trans. Electron Devices, ED-27(3), 1980. ↩↩

  3. E. H. Nicollian, J. R. Brews, MOS Physics and Technology, Wiley, 1982/2003. ↩↩

  4. J. Robertson, "High dielectric constant gate oxides for metal oxide Si transistors", Reports on Progress in Physics, 69, 2006. ↩↩

  5. H. Hasegawa, M. Akazawa, "Interface models and processing technologies for surface passivation and interface state reduction in III–V MOS/MIS structures", Applied Surface Science, 256, 2010. ↩↩

Erstellt: 23.04.2026