MOS-Kapazität

Die MOS-Kapazität ist die einfachste Struktur die man aus Metall, Oxid und Halbleiter bauen kann -- und gleichzeitig das physikalische Herzstück des MOSFET. Bevor wir Source und Drain dazubauen, müssen wir verstehen was unter dem Gate passiert: Wie eine Spannung am Metall die Ladungsträger im Halbleiter verschiebt, Bänder verbiegt und am Ende eine leitfähige Schicht erzeugt.

Zur Einordnung der Zahlenbeispiele

Alle Strukturen auf dieser Seite und in der MOSFET-Rubrik sind aus dem Bereich 0,8 µm bis 65 nm gegriffen. Das ist kein Zufall: In diesem Fenster ist die Transistortopologie im Wesentlichen ein Shrink. Es kommt einiges hinzu -- Stickstoff im Gateoxid gegen Bordurchgriff aus dem p⁺-Poly und für eine kleinere äquivalente Oxiddicke, LDD und Spacer, Silizid, Grabenisolation, Halo-Implantate -- aber der Aufbau bleibt derselbe planare Transistor, und dieselben Gleichungen tragen durch.

Erst darunter ändert sich die Topologie wirklich: verspanntes Silizium ab etwa 90 nm, High-k-Dielektrikum mit Metallgate ab etwa 45 nm, und ab etwa 22 nm der Übergang zum FinFET. Ab dort gelten Teile der Rechnungen dieser Seiten nicht mehr unverändert.

Zeitlich deckt das Fenster grob 1990 bis 2005 ab -- damals war das die Spitze der Fertigung. Wer daraus schließt, es gehe hier um Technikgeschichte, irrt allerdings: Diese Knoten sind bis heute in Produktion, und zwar für den größeren Teil aller gefertigten Chips. Analogtechnik, Leistungselektronik, Mikrocontroller, Automobil-, HF- und Displaytreiber-ICs entstehen ganz überwiegend dort -- nicht, weil man es nicht besser könnte, sondern weil kleinere Knoten für diese Aufgaben teurer sind und weniger Spannung vertragen.

Der Aufbau

Eine MOS-Kapazität besteht aus drei Schichten:

  1. Metall (Gate-Elektrode) -- historisch Aluminium, heute polykristallines Silizium (Poly-Si) oder Metall (TiN, TaN bei High-k)
  2. Oxid (Isolator) -- thermisch gewachsenes SiO₂, typisch 2--10 nm. Bei modernen Knoten High-k-Dielektrika (HfO₂)
  3. Halbleiter (Substrat) -- dotiertes Silizium, hier p-Typ als Beispiel
Querschnitt einer MOS-Kapazität: Gate aus Metall oder Poly-Silizium, darunter das Gateoxid, darunter die Inversionsschicht, die Verarmungszone und das p-Substrat mit Rückseitenkontakt

Schichtfolge der MOS-Kapazität. Die Dicken sind stark überhöht — in Wirklichkeit ist das 7-nm-Oxid rund siebenmal dünner als die Verarmungszone bei Inversion, und das Substrat ist vier Größenordnungen dicker als beide zusammen.

Querschnitt einer real gefertigten MOS-Kapazität: Poly-Silizium-Gate über dünnem Gateoxid, Spacer an den Gateflanken, seitlich begrenzt durch Grabenisolation STI, p-plus-Ring als Substratkontakt und n-plus-Ring als Minoritätsträgerquelle unmittelbar an der Gatekante

Dieselbe Struktur, wie sie tatsächlich gebaut wird: Grabenisolation statt gedachter Begrenzung, Spacer an den Gateflanken, darunter die flache n⁻-Extension — warum es die gibt, steht beim [Short-Channel-MOSFET](/knowledgebase/halbleiterbauelemente/mosfet/short_channel.html). Der Unterschied zur Skizze darüber liegt nicht in der Physik, sondern in dem, was die Fertigung erzwingt — und im n⁺-Ring, der darüber entscheidet, welche der beiden C-V-Kurven man misst.

Das Oxid ist der entscheidende Teil: Es isoliert das Gate elektrisch vom Halbleiter, lässt aber das elektrische Feld durch. Eine Spannung am Gate erzeugt ein Feld im Oxid, das die Ladungsträger im Halbleiter beeinflusst -- ohne dass Strom fließt.

Die Qualität der Si/SiO₂-Grenzfläche (\(D_{it} \approx 10^{10}\) cm\(^{-2}\)eV\(^{-1}\)) ist dabei entscheidend -- warum das so ist, steht im Oberflächenzustände-Artikel.

Die drei Regime

Drei Bänderdiagramme nebeneinander: bei Akkumulation biegen sich die Bänder an der Grenzfläche nach oben, bei Verarmung und Inversion nach unten; im Inversionsfall kreuzt das intrinsische Niveau das Ferminiveau

Die drei Regime am selben Bauelement, unterschieden allein durch die Gate-Spannung. Die Verarmungszone erreicht bei Inversion ihre größte Weite von 48,7 nm und wächst danach nicht mehr — das ist der Grund für das Minimum in der C-V-Kurve weiter unten.

Je nachdem welche Spannung am Gate liegt (relativ zum Substrat), passieren drei grundverschiedene Dinge im Halbleiter. Wir betrachten ein p-Typ Substrat (Majoritätsträger = Löcher):

Akkumulation (\(V_G < V_{FB}\))

Eine negative Gate-Spannung zieht Löcher (die Majoritätsträger im p-Typ) zur Oberfläche. Es sammeln sich zusätzliche positive Ladungen direkt unter dem Oxid an -- die Oberfläche ist "angereichert" (akkumuliert).

Im Banddiagramm: Die Bänder biegen sich an der Oberfläche nach oben. \(E_F\) liegt näher an \(E_V\) als im Bulk → noch mehr Löcher als ohnehin schon.

Die Kapazität entspricht einfach der Oxidkapazität:

\[C_{acc} = C_{ox} = \frac{\varepsilon_{ox}}{d_{ox}}\]

Verarmung (\(V_{FB} < V_G < V_{th}\))

Eine leicht positive Gate-Spannung stößt die Löcher von der Oberfläche weg. Zurück bleiben die ortsfesten, negativ ionisierten Akzeptoren -- eine Verarmungszone (Depletion Region), genau wie beim pn-Übergang.

Im Banddiagramm: Die Bänder biegen sich an der Oberfläche nach unten. \(E_F\) liegt zwischen \(E_i\) und \(E_V\) → weniger Löcher als im Bulk, aber noch keine Elektronen.

Die Gesamtkapazität ist eine Serienschaltung von Oxid- und Verarmungskapazität:

\[\frac{1}{C_{dep}} = \frac{1}{C_{ox}} + \frac{1}{C_s}, \qquad C_s = \frac{\varepsilon_{Si}}{W_{dep}}\]

wobei \(W_{dep}\) die Breite der Verarmungszone ist, die mit der Gate-Spannung wächst. Die Kapazität sinkt also mit steigender Spannung.

Inversion (\(V_G > V_{th}\))

Ab einer bestimmten Spannung -- der Schwellenspannung \(V_{th}\) -- biegen sich die Bänder so weit nach unten, dass \(E_F\) an der Oberfläche näher an \(E_C\) liegt als an \(E_V\). Die Oberfläche ist jetzt n-leitend, obwohl das Substrat p-dotiert ist. Es hat sich eine dünne Schicht von Elektronen gebildet -- die Inversionsschicht.

Im Banddiagramm: \(E_i\) an der Oberfläche liegt unter \(E_F\) → nach der Fermi-Dirac-Statistik überwiegen jetzt Elektronen über Löcher.

Starke Inversion ist definiert als der Punkt an dem die Elektronendichte an der Oberfläche gleich der Löcherdichte im Bulk ist:

\[\Phi_s = 2\Phi_F, \qquad \Phi_F = \frac{k_B T}{q} \ln\frac{N_A}{n_i}\]

Ab hier wächst die Verarmungszone nicht weiter -- jede zusätzliche Gate-Ladung wird durch Inversionsladung kompensiert, nicht durch weitere Verarmung.

Das ist der Schlüsselmoment: Diese Inversionsschicht ist der Kanal des MOSFET. Verbindet man zwei n-dotierte Gebiete (Source und Drain) über diese Inversionsschicht, fließt Strom -- gesteuert durch die Gate-Spannung.

Die Schwellenspannung \(V_{th}\)

Die Schwellenspannung ist die Gate-Spannung bei der starke Inversion einsetzt. Sie hängt ab von:

\[V_{th} = V_{FB} + 2\Phi_F + \frac{\sqrt{2\varepsilon_{Si} q N_A \cdot 2\Phi_F}}{C_{ox}}\]

Dabei ist:

Symbol Bedeutung
\(V_{FB}\) Flachbandspannung (Arbeitsfunktionsdifferenz Metall/HL + Oxidladungen)
\(2\Phi_F\) Bandverbiegung für starke Inversion
Dritter Term Spannung die über dem Oxid abfällt um die Verarmungsladung zu kompensieren

Typische Werte für einen NMOS-Transistor: \(V_{th} \approx 0{,}3\)--\(0{,}7\) V.

Flachbandspannung

Die Flachbandspannung \(V_{FB}\) ist die Gate-Spannung bei der die Bänder im Halbleiter flach sind (keine Verbiegung). Sie wird bestimmt durch:

\[V_{FB} = \Phi_{MS} - \frac{Q_{ox}}{C_{ox}}\]

wobei \(\Phi_{MS}\) die Arbeitsfunktionsdifferenz zwischen Gate und Halbleiter ist, und \(Q_{ox}\) die fixen Oxidladungen (die Deal 1980 klassifiziert hat1).

Die C-V Kennlinie

Die Kapazitäts-Spannungs-Kennlinie (C-V Kurve) ist der Fingerabdruck einer MOS-Kapazität. Man misst die Kleinsignal-Kapazität als Funktion der DC-Bias-Spannung:

C-V-Kennlinie einer MOS-Kapazität: Akkumulationsplateau bei C_ox, Abfall in der Verarmung, und in Inversion je nach Messfrequenz Rückkehr auf C_ox oder Minimum bei 0,30

C-V-Kennlinie für p-Si mit \(N_A = 5\cdot10^{17}\) cm⁻³ und 7 nm Gateoxid — die Struktur einer 3,3-V-Technologie. Nicht skizziert, sondern aus der Verarmungsnäherung gerechnet. Die beiden Werte, die die Achsen festlegen: \(C_{ox} = 0{,}493\) µF/cm² als Plateau und \(C_{min}/C_{ox} = 0{,}30\) als Minimum.

Die beiden Kurven trennen sich erst in der Inversion — und zwar nicht wegen des Messgeräts, sondern weil die Inversionsschicht dem Signal folgen kann oder eben nicht.

Hochfrequenz C-V (typisch 1 MHz)

Regime \(V_G\) Kapazität Warum
Akkumulation \(< V_{FB}\) \(C_{ox}\) (Maximum) Löcher direkt am Oxid → dünner "Kondensator"
Flachband \(= V_{FB}\) etwas unter \(C_{ox}\) Übergang
Verarmung \(V_{FB}\) bis \(V_{th}\) sinkt Verarmungszone wird breiter → \(C_s\) sinkt
Inversion \(> V_{th}\) \(C_{min}\) (Plateau) Verarmungszone bei max. Breite, Inversionsladung zu langsam für HF

Bei Hochfrequenz können die Inversions-Elektronen (Minoritätsträger!) dem schnellen Messsignal nicht folgen -- sie werden thermisch generiert, und das dauert. Deshalb bleibt die Kapazität bei \(C_{min}\).

Niederfrequenz C-V (quasi-statisch)

Bei sehr niedrigen Frequenzen (oder quasi-statischer Messung) folgen die Inversionsladungsträger dem Signal. Die Kapazität steigt in Inversion wieder auf \(C_{ox}\) an -- die Inversionsschicht wirkt jetzt als leitende Platte direkt am Oxid.

Was die C-V Kurve verrät

Die C-V Kurve ist das wichtigste Charakterisierungswerkzeug für MOS-Strukturen:

Oxidladungen

Deal (1980) klassifizierte vier Arten von Ladungen im SiO₂:

Typ Symbol Ort Ursache
Feste Oxidladung \(Q_f\) direkt an der Si/SiO₂-Grenzfläche Struktureller Defekt, positiv, nicht von \(V_G\) abhängig
Interface Trapped Charge \(Q_{it}\) an der Grenzfläche Dangling Bonds, lädt/entlädt sich mit \(E_F\)
Oxide Trapped Charge \(Q_{ot}\) im Oxid verteilt Durch Strahlung oder Hot Carriers erzeugt
Mobile Ionic Charge \(Q_m\) im Oxid Na⁺, K⁺ Kontamination (historisch ein Riesenproblem)

Alle verschieben \(V_{FB}\) und damit \(V_{th}\). Die Kontrolle dieser Ladungen war einer der größten Herausforderungen der frühen MOS-Technologie.

Die MOS-Kapazität als Schaltungselement

Bisher war die MOS-Kapazität ein Erkenntnisobjekt. Sie ist aber auch ein Bauelement, das man absichtlich einsetzt — und zwar aus einem einzigen Grund: Sie hat mit Abstand die höchste Kapazitätsdichte, die auf einem Chip zu haben ist.

Kondensatorart Dielektrikum Dichte
MOS 7 nm SiO₂ 4,93 fF/µm²
MIM 25 nm SiN 2,48 fF/µm²
MIM 40 nm SiN 1,55 fF/µm²

Das Gateoxid ist eben das dünnste Dielektrikum, das der Prozess hergibt. Wo Fläche knapp ist — Ladungspumpen, Stützkondensatoren, Sample-and-Hold — schlägt das jede Alternative.

Der Preis steht in der C-V-Kurve dieses Artikels. Alles, was die Kurve interessant macht, ist für einen Kondensator ein Mangel:

Der Ausweg ist die Akkumulations-MOS-Kapazität: ein n⁺-Gate über einer n-Wanne statt über p-Substrat. Dort gibt es keine Inversion, keine Minoritätsträger und damit auch keine Frequenzabhängigkeit — die Kapazität bleibt über den ganzen positiven Bereich nahe bei \(C_{ox}\). Fast jeder als Kondensator eingesetzte MOS-Bauteil auf einem Chip ist von dieser Sorte.

MOS-Kapazität und MOSFET sind dieselbe Struktur

Der Unterschied liegt nicht im Aufbau, sondern darin, welche Anschlüsse man benutzt:

MOS-Kapazität MOSFET
Genutzte Klemmen Gate gegen Wanne/Substrat Gate steuert, Strom fließt Source→Drain
n⁺-Gebiete nur als Ladungsquelle, oft gar keine tragen den Nutzstrom
Erwünscht ist eine große, konstante Kapazität ein großer, steuerbarer Strom
Die C-V-Kurve ist das Datenblatt eine Störgröße

Beim Transistor ist genau die Gate-Kapazität, die man hier als Nutzeffekt betreibt, die Last, die den Schaltvorgang bremst. Dieselbe Physik, einmal als Ziel und einmal als Hindernis.

Vom MOS-Kondensator zum MOSFET

Die MOS-Kapazität allein schaltet keinen Strom. Aber wenn man:

  1. Links und rechts der Gate-Region zwei n⁺-dotierte Gebiete einbringt → Source und Drain
  2. Eine Spannung \(V_G > V_{th}\) anlegt → Inversionsschicht bildet sich
  3. Eine Spannung \(V_{DS}\) zwischen Source und Drain anlegt

...dann fließen Elektronen durch die Inversionsschicht von Source nach Drain. Die Gate-Spannung steuert die Leitfähigkeit des Kanals -- das ist der MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).

Die MOS-Kapazität ist also der "Schalter" -- der MOSFET fügt nur die Kontakte hinzu um den Strom abzugreifen.

Wie sich daraus die Kennlinien ergeben, steht im Long-Channel-MOSFET -- dort wird mit derselben Struktur weitergerechnet, die auf dieser Seite ausgelegt wurde.

Weiterführendes

  1. B. E. Deal, "Standardized terminology for oxide charges associated with thermally oxidized silicon", IEEE Trans. Electron Devices, ED-27(3), 1980. ↩

Erstellt: 23.04.2026 · Zuletzt geändert: 29.10.2026