Latch-up

Teil der Rubrik Zuverlässigkeit. Eng verwandt: ESD (SCR, Haltespannung, ESD-Fenster) und LDMOS (Substratinjektion). Vorwissen: Bipolartransistor.

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Ein Chip läuft einwandfrei. Dann gibt es einen kurzen Störimpuls an einem Pin, eine Spitze auf der Versorgung oder eine Motorleitung, die beim Abschalten unter Masse schwingt – und plötzlich zieht der Chip ein Ampere aus der Versorgung, wird heiß und reagiert auf nichts mehr. Der Impuls ist längst vorbei, der Zustand bleibt. Nur Ausschalten hilft. Hält die Versorgung den Strom lange genug durch, schmelzen Bonddrähte oder Leiterbahnen, und der Chip ist hin.

Das ist Latch-up (to latch, einrasten). Die Ursache ist kein Fehler im Herstellungsprozess, sondern eine Struktur, die in jedem CMOS-Chip ganz von selbst entsteht: Zwischen der Versorgung und der Masse liegen vier Halbleiterschichten in der Folge p-n-p-n. Das ist ein Thyristor. Er ist nie gezeichnet und nie gewollt, aber er ist da – in jedem Inverter, in jeder Logikzelle, an jedem Ausgang. Ob er zünden kann, entscheiden ein paar Widerstände im Silizium und zwei Stromverstärkungen.

Latch-up gehört zur Zuverlässigkeit, obwohl er – wie ESD – kein Alterungseffekt ist. Er wird genauso qualifiziert: mit einem genormten Test, JEDEC JESD78, und einem Ergebnis, das in jedem Datenblatt steht. Und er ist das Thema, an dem sich Device und Applikation am häufigsten missverstehen: „Latch-up getestet nach JESD78, 100 mA" heißt nicht, dass ein Pin 100 mA verträgt.

Das Ergebnis vorweg

Und drei Aussagen, die man sich merken sollte:

1. Der Thyristor zündet, wenn an einem der beiden Shunt-Widerstände 0,6–0,7 V abfallen. Bei typischen Widerständen von einigen hundert Ohm genügen dafür ein, zwei Milliampere am falschen Ort.
2. Ein Chip besteht den 100-mA-Test nur, weil fast der ganze Strom woanders hinläuft. Schutzringe müssen mehr als 99 % des injizierten Stroms abfangen, damit weniger als ein Milliampere die empfindliche Stelle erreicht. Das wird unten vorgerechnet.
3. Liegt die Haltespannung über der Versorgungsspannung, kann der Zustand nicht bestehen bleiben. Deshalb sind die Kerne moderner Prozessoren mit 0,8 V praktisch immun, ihre 3,3-V-Ein- und -Ausgänge und alle Hochvolt-Teile eines Gatetreibers aber nicht.

Wo der Thyristor steckt

CMOS-Inverter in einem n-Wannen-Prozess, schematisch. Die vier Schichten p⁺-Source (PMOS), n-Wanne, p-Substrat und n⁺-Source (NMOS) bilden einen Thyristor zwischen \(V_{DD}\) und \(V_{SS}\). Der Wannenkontakt und der Substratkontakt sind über die Widerstände \(R_W\) und \(R_S\) mit den Basen der parasitären Transistoren verbunden.

Ein CMOS-Inverter besteht aus einem PMOS und einem NMOS. Im verbreiteten n-Wannen-Prozess sitzt der NMOS direkt im p-Substrat, der PMOS in einer n-Wanne. Beide Wannen müssen ein festes Potential haben, also gibt es einen n⁺-Kontakt der Wanne an \(V_{DD}\) und einen p⁺-Kontakt des Substrats an \(V_{SS}\). Liest man den Querschnitt von links nach rechts, als hätte man nie von MOSFETs gehört, erkennt man zwei Bipolartransistoren:

• Einen vertikalen pnp \(Q_p\). Emitter ist die p⁺-Source des PMOS (an \(V_{DD}\)), Basis die n-Wanne, Kollektor das p-Substrat darunter. Die Wanne ist nur wenige Mikrometer tief, die Basis also dünn: \(\beta_p\) liegt typisch bei 10 bis 100.
• Einen lateralen npn \(Q_n\). Emitter ist die n⁺-Source des NMOS (an \(V_{SS}\)), Basis das p-Substrat, Kollektor die n-Wanne. Die „Basisweite" ist hier der seitliche Abstand zwischen der n⁺-Source und der Wanne, einige Mikrometer oder mehr: \(\beta_n\) liegt eher bei 1 bis 10.

Die beiden teilen sich je zwei Schichten. Der Kollektor des pnp (Substrat) ist die Basis des npn, der Kollektor des npn (Wanne) ist die Basis des pnp. Dazu kommen zwei Widerstände:

• \(R_W\), der Wannenwiderstand, vom Inneren der Wanne zum Wannenkontakt. Er liegt parallel zur Basis-Emitter-Strecke des pnp.
• \(R_S\), der Substratwiderstand, vom Substrat unter dem NMOS zum Substratkontakt. Er liegt parallel zur Basis-Emitter-Strecke des npn.

Im Normalbetrieb sind alle pn-Übergänge gesperrt oder stromlos, beide Transistoren sind aus, und \(R_W\), \(R_S\) halten die Basen auf dem Potential ihrer Emitter. Die Struktur ist unsichtbar.

Das Ersatzschaltbild: zwei kreuzgekoppelte Transistoren mit je einem Shunt-Widerstand parallel zur Basis-Emitter-Strecke. Das ist die Schaltung eines Thyristors – nur dass niemand ein Gate herausgeführt hat.

William Shockley beschrieb die pnpn-Struktur als „Vierschichtdiode" und gründete 1956 eine Firma, um sie als Schalter zu verkaufen. Das Produkt scheiterte, aber die Struktur kam in zwei Formen wieder: absichtlich als Thyristor in der Leistungselektronik und unabsichtlich als Latch-up in jedem CMOS-Chip. Mehr zu Shockley →

Die Theorie des Zweitransistormodells stammt aus derselben Zeit: Moll, Tanenbaum, Goldey und Holonyak beschrieben 1956 bei Bell Labs, wie zwei gekoppelte Transistoren einen bistabilen Schalter bilden. Dass genau diese Struktur in CMOS-Schaltungen versehentlich entsteht, zeigten Gregory und Shafer 1973 an den Sandia Laboratories – an CMOS-Bausteinen der Serie CD4000, die sie elektrisch und mit Strahlungspulsen in den Latch-up trieben. Die Arbeit gilt als eine der ersten Veröffentlichungen zum CMOS-Latch-up. Damals ging es um Raumfahrt und Kernwaffenelektronik; seitdem ist das Thema in jeder CMOS-Technologie angekommen.

Die Zündbedingung

Die Frage ist: Wann hält sich der Strom durch die Struktur selbst aufrecht, auch wenn der Auslöser verschwunden ist? Ohne Widerstände ist die Antwort einfach, mit Widerständen wird sie interessant.

Das Ergebnis in Worten:

• Zünden kann der Thyristor nur, wenn \(\beta_n\cdot\beta_p > 1\). In klassischem Bulk-CMOS ist das fast immer erfüllt. Die Verstärkungen klein genug zu machen, kostet Fläche (Abstände) oder Prozessaufwand. Man verlässt sich darum meistens auf die zweite Verteidigungslinie:
• Die Shunts. Damit ein Transistor überhaupt leitet, muss an seinem Shunt \(U_{BE}\) abfallen. Ein kleiner Widerstand braucht dafür einen großen Strom. Kleine \(R_W\) und \(R_S\) heben den Zünd- und den Haltestrom an, und zwar proportional: halber Widerstand, doppelter Strom.

Der Zündstrom

Die Herleitung beschreibt den eingerasteten Zustand. Wie kommt die Struktur dorthin? Irgendein Strom muss erstmals \(U_{BE}\) an einem der Shunts erzeugen. Fließt ein Strom \(I_{Sub}\) durch das Substrat zum Substratkontakt, öffnet der npn, sobald

Entsprechend für die Wanne: \(I_{trig} \approx U_{BE}/R_W = 0{,}7\) mA. Der npn schickt dann Kollektorstrom in die Wanne, der Spannungsabfall an \(R_W\) wächst, der pnp öffnet, sein Kollektorstrom fließt ins Substrat und erhöht den Spannungsabfall an \(R_S\) weiter – die Schleife schließt sich. Ist \(\beta_n\beta_p > 1\) und liefert die Versorgung mehr als \(I_H\), rastet der Zustand ein.

Das ist eine Vereinfachung: Der Strom verteilt sich, und der Widerstand „vom Ort der Störung zum nächsten Kontakt" ist keine Bauteilgröße, sondern eine Eigenschaft des Layouts. Die Größenordnung stimmt aber, und sie ist ernüchternd: Milliampere, nicht Ampere.

Die Kennlinie

Die S-förmige Kennlinie der pnpn-Struktur, schematisch. Der Latch-up bleibt bestehen, wenn die Kennlinie der Versorgung den gezündeten Ast schneidet. Liegt die Versorgungsspannung unter der Haltespannung \(V_H\), gibt es keinen Schnittpunkt.

Misst man die Struktur zwischen \(V_{DD}\) und \(V_{SS}\), sieht man eine S-förmige Kennlinie mit drei Ästen:

1. Gesperrt. Bis zur Zündspannung \(V_{trig}\) fließt nur Leckstrom. Ohne äußeren Auslöser liegt \(V_{trig}\) dort, wo der Übergang Wanne–Substrat in den Lawinendurchbruch geht, typisch weit über der Betriebsspannung. Ein in Pin oder Substrat injizierter Strom senkt \(V_{trig}\) – im Extremfall bis unter \(V_{DD}\), dann zündet die Struktur im Normalbetrieb.
2. Negativer Widerstand. Hat die Struktur gezündet, bricht die Spannung zusammen. Dieser Ast ist instabil; man durchläuft ihn in Nanosekunden.
3. Gezündet. Beide Transistoren sind gesättigt, die Struktur ist niederohmig. Sie hält sich ab dem Haltepunkt \(V_H\), \(I_H\) selbst. Darüber steigt der Strom steil an, begrenzt nur durch die Bahnwiderstände und die Versorgung.

Ob ein Latch-up bestehen bleibt, ist dann eine Frage der Lastgeraden: Die Versorgung hat eine Leerlaufspannung \(V_{DD}\) und einen Innenwiderstand. Schneidet ihre Kennlinie den gezündeten Ast, gibt es einen stabilen Arbeitspunkt mit hohem Strom. Das ist der Latch-up. Schneidet sie nicht, weil \(V_{DD} < V_H\) ist oder weil die Versorgung weniger als \(I_H\) liefern kann, erlischt der Zustand von selbst, sobald der Auslöser verschwindet.

Daraus folgt die stärkste aller Gegenmaßnahmen: \(V_H > V_{DD}\). Die Haltespannung ist im Kern \(U_{BE}\) des einen plus die Sättigungsspannung des anderen Transistors plus die Spannungsabfälle an den Bahnwiderständen – in klassischem Bulk-CMOS um 1 V bis 2 V. Ein 5-V- oder 3,3-V-Chip liegt damit weit darüber. Ein Prozessorkern mit 0,8 V Versorgung liegt darunter und ist für den Kern praktisch immun – nicht weil es den Thyristor nicht mehr gäbe, sondern weil die Versorgung ihn nicht halten kann. Seine Ein- und Ausgänge mit 1,8 V oder 3,3 V sind es nicht, und genau dort sitzt bei modernen Chips das Latch-up-Problem.

Die Verbindung zum ESD-Artikel liegt auf der Hand: Ein ESD-SCR ist dieselbe Struktur, absichtlich gebaut, damit sie bei einem ESD-Puls zündet. Damit sie danach nicht als Latch-up stehen bleibt, muss ihre Haltespannung über der Betriebsspannung liegen – das ist die untere Grenze des ESD-Fensters.

Was den Thyristor zündet

Jeder Mechanismus, der Strom in die Wanne oder ins Substrat bringt, kann den Latch-up auslösen. Die wichtigsten:

Überschwinger an einem Ausgang oder Eingang. Steigt ein Pin über \(V_{DD}\), wird die p⁺-Drain-Wanne-Diode des PMOS (und die ESD-Diode zur oberen Schiene) leitend. Die p⁺-Gebiete injizieren Löcher in die Wanne. Die Wanne ist die Basis von \(Q_p\), das p⁺-Drain sein zweiter Emitter – der pnp arbeitet, und sein Kollektorstrom fließt ins Substrat und über \(R_S\). Fällt dort \(U_{BE}\) ab, zündet der npn.

Unterschwinger. Fällt ein Pin unter \(V_{SS}\), wird die n⁺-Drain-Substrat-Diode des NMOS leitend. Sie injiziert Elektronen ins Substrat. Für die Elektronen ist das Substrat Basisgebiet, sie diffundieren, und was die n-Wanne erreicht, wird als Kollektorstrom des npn eingesammelt und fließt über \(R_W\). Fällt dort \(U_{BE}\) ab, zündet der pnp. Das ist der klassische Fall in Schaltungen mit langen Leitungen, Induktivitäten oder Steckverbindern.

Überspannung an der Versorgung. Steigt \(V_{DD}\) so weit, dass der Übergang Wanne–Substrat in den Lawinendurchbruch geht, fließt Lawinenstrom durch \(R_W\) und \(R_S\). Das ist die Zündung „von innen", ohne äußeren Pin. Getestet wird sie mit der Versorgungs-Überspannung im JESD78.

Schnelle Spannungsänderungen. Der Übergang Wanne–Substrat ist ein großer Kondensator. Steigt \(V_{DD}\) schnell, fließt ein Verschiebungsstrom \(C\,\mathrm{d}V/\mathrm{d}t\) durch \(R_W\) und \(R_S\). Bei einer angenommenen Wannenkapazität von 30 pF und einem Anstieg von 3,3 V in 10 ns (Hot-Plug, Stecken unter Spannung) sind das 10 mA, verteilt über den Chip. Langsames Einschalten in einer Mikrosekunde ergibt nur 0,1 mA. Diese transient ausgelösten Latch-ups (transient-induced latch-up, TLU) sind schwerer zu testen als die statischen, weil sie von der Flankensteilheit abhängen.

Einschaltreihenfolge. Liegt an einem Eingang schon ein Signal, bevor \(V_{DD}\) da ist, fließt der Strom über die ESD-Diode des Eingangs in die noch spannungslose Versorgungsschiene. Der Chip wird „von hinten" versorgt, und die injizierten Ladungsträger landen genau dort, wo sie zünden können. Daher die Datenblattzeile „Eingangsspannung nicht über \(V_{CC}\) + 0,5 V".

ESD. Ein ESD-Puls in einen Pin injiziert Ampere. Normalerweise ist er vorbei, bevor die Versorgung etwas nachliefert – aber wenn der Chip dabei in Betrieb ist (Systemtest nach IEC 61000-4-2), kann er den Latch-up zünden, der dann von der Versorgung gehalten wird.

Strahlung. Ein schweres Ion aus der kosmischen Strahlung erzeugt entlang seiner Spur so viele Ladungsträger, dass lokal Strom wie bei einer Injektion fließt. Dieser Single-Event Latch-up (SEL) wurde Ende der 1970er-Jahre an Speichern beobachtet und ist der Grund, warum Bauteile für die Raumfahrt mit Schwerionen getestet werden.

Substratinjektion in Leistungs- und Gatetreiber-ICs. In einem BCD-Chip schaltet ein LDMOS-Ausgang eine induktive Last. Beim Abschalten schwingt der Ausgang unter Masse, die Diode zwischen Drain-Wanne und p-Substrat wird leitend und injiziert Elektronen – nicht ein Milliampere wie ein Logik-Pin, sondern ein halbes Ampere. Die Elektronen diffundieren hunderte Mikrometer weit durch das schwach dotierte Substrat und erreichen n-Wannen der Steuerlogik am anderen Ende des Chips. Der LDMOS-Artikel beschreibt den Mechanismus; für den Latch-up ist er der gefährlichste, weil der Strom so groß ist. Die Zeile „negative \(V_S\) bis −5 V für 100 ns" im Datenblatt eines Halbbrückentreibers ist im Kern eine Latch-up-Angabe.

Der Test: JEDEC JESD78

Der Industriestandard für den Latch-up-Test ist JEDEC JESD78 (IC Latch-Up Test), aktuell in der Fassung JESD78F.02 vom November 2023. Er kennt zwei Prüfungen:

• I-Test (Stromtest). In jeden Signalpin wird nacheinander ein positiver und ein negativer Strom eingeprägt, während der Chip versorgt ist. Der übliche Pegel ist ±100 mA. Eine Spannungsgrenze sorgt dafür, dass der Test den Pin nicht einfach durch Überspannung zerstört; neuere Fassungen führen dafür eine höchste Prüfspannung ein (Maximum Stress Voltage), die Latch-up von EOS trennen soll.
• V-Test (Versorgungs-Überspannung). Jede Versorgung wird kurz auf das 1,5-Fache ihrer höchsten Betriebsspannung angehoben.

Nach jedem Impuls wird geprüft, ob der Versorgungsstrom auf seinen Ausgangswert zurückgeht. Bleibt er erhöht, hat die Struktur gezündet. Dazu kommen zwei Klassen:

• Klasse I: Test bei Raumtemperatur.
• Klasse II: Test bei der höchsten Betriebstemperatur aus dem Datenblatt (je nach Bauteil als Umgebungs-, Gehäuse- oder Sperrschichttemperatur angegeben).

Klasse II ist die anspruchsvollere, und das hat einen physikalischen Grund.

Warum es heiß schlimmer ist

Zünd- und Haltestrom aus dem Modell oben, mit der Temperatur skaliert. Zwischen 25 °C und 125 °C sinken beide auf weniger als die Hälfte.

Alle drei Zutaten verschieben sich mit der Temperatur in die falsche Richtung:

• \(U_{BE}\) sinkt um etwa 2 mV/K. Bei 125 °C reichen 0,5 V statt 0,7 V zum Öffnen.
• Die Widerstände \(R_W\) und \(R_S\) steigen, weil die Beweglichkeit sinkt – grob mit \(T^{1,5}\), also um den Faktor 1,6 zwischen 25 °C und 125 °C.
• Die Stromverstärkungen steigen meist mit der Temperatur.

Der Zündstrom \(U_{BE}/R_S\) fällt damit von \(0{,}7\ \mathrm{V}/500\ \Omega = 1{,}4\) mA auf \(0{,}5\ \mathrm{V}/800\ \Omega \approx 0{,}65\) mA, also auf weniger als die Hälfte. Der Haltestrom fällt ähnlich. Ein Chip, der bei Raumtemperatur knapp besteht, fällt bei 125 °C durch. Das macht Klasse II für Automobil- und Industrieanwendungen zur Pflicht, und es macht einen Latch-up im Feld selbstverstärkend: Der Chip wird heiß, und heiß zündet er leichter wieder.

Was 100 mA wirklich bedeuten

Hier steckt der Kern des Missverständnisses zwischen Datenblatt und Anwendung. Wenn schon 1 mA am falschen Ort zündet, wie kann ein Chip 100 mA in einen Pin überstehen?

Ein Chip, der den 100-mA-Test besteht, verträgt also keine 100 mA in einer beliebigen Schaltungsumgebung. Er zeigt nur, dass sein Layout einen injizierten Strom dieser Größe an dieser Stelle so weit wegfängt, dass weniger als ein Milliampere die empfindlichen Strukturen erreicht. Die Abs-Max-Angabe des Pins bleibt davon unberührt – sie ist meist viel kleiner, etwa ±20 mA Klemmstrom, und sie ist es, die in der Anwendung zählt.

Gegenmaßnahmen

Schutzringe zwischen I/O und Kernlogik. Der Minoritätsträger-Ring (eine n-Wanne an \(V_{DD}\)) sammelt die injizierten Elektronen ein, bevor sie die Wanne der Logik erreichen. Der Majoritätsträger-Ring (p⁺ an \(V_{SS}\)) hält das Substrat fest und senkt \(R_S\).

Die Gegenmaßnahmen setzen an den drei Stellschrauben an, die die Herleitung offengelegt hat: die Verstärkungen, die Shunts und der Strom, der überhaupt ankommt.

Kontakte dicht setzen (Shunts klein). Je näher ein Wannen- oder Substratkontakt an jedem Transistor sitzt, desto kleiner \(R_W\) und \(R_S\). Jeder Prozess hat eine Designregel für den größten Abstand eines Transistors vom nächsten Kontakt. Standardzellen tragen ihre Kontakte darum in jeder Zeile mit, als durchlaufende Streifen an \(V_{DD}\) und \(V_{SS}\).

Majoritätsträger-Schutzringe. Ein p⁺-Ring an \(V_{SS}\) um einen NMOS oder ein n⁺-Ring an \(V_{DD}\) in der Wanne um einen PMOS. Sie senken die Shunt-Widerstände dort, wo Strom ankommen kann, und fangen den Majoritätsträgerstrom (Löcher im Substrat, Elektronen in der Wanne) ab, bevor er einen Spannungsabfall unter einem Emitter erzeugt.

Minoritätsträger-Schutzringe. Eine eigene n-Wanne an \(V_{DD}\) um einen I/O-Treiber, oder um die empfindliche Logik. Für die ins Substrat injizierten Elektronen ist sie ein Kollektor, der sie einsammelt, bevor sie die Logikwanne erreichen. Das ist der Ring, der den 99-%-Wirkungsgrad aus der Herleitung liefern muss. Troutman zeigte 1983, dass ein Ring auf einer Epitaxieschicht über einem hoch dotierten Substrat erheblich wirksamer ist als auf einem homogenen Substrat, weil die Elektronen nicht mehr unter dem Ring hindurchtauchen können.

Abstand (Verstärkung klein). Der laterale npn wird schlechter, je weiter n⁺-Source und Wanne auseinanderliegen. Die Abstandsregel zwischen NMOS und n-Wanne ist im Kern eine Latch-up-Regel. An I/O-Pins ist sie deutlich größer als im Kern. Mehr Abstand hebt außerdem \(V_H\).

Epitaxie auf hoch dotiertem Substrat. Eine dünne, schwach dotierte p-Epitaxieschicht auf einem p⁺-Substrat macht \(R_S\) sehr klein, weil der Strom vertikal ins gut leitende Substrat abfließt. Das war über Jahrzehnte die Standardlösung für Logikprozesse.

Retrograde Wannen. Eine Wanne, deren Dotierung nach unten zunimmt, hat einen kleineren Wannenwiderstand und eine schlechtere Basis für den vertikalen pnp – beides hilft.

Isolation. Tiefe Gräben (deep trench isolation, DTI) unterbrechen den lateralen npn. Bei SOI (silicon on insulator) sitzt jeder Transistor auf einer Oxidschicht, der vertikale pnp existiert nicht, und Latch-up ist strukturell ausgeschlossen. Das ist einer der Gründe, warum SOI-Prozesse in der Raumfahrt beliebt sind.

Haltespannung über der Versorgung. Die eleganteste Lösung, wo sie erreichbar ist: Wenn \(V_H > V_{DD}\) plus Sicherheitsabstand, kann die Versorgung den Zustand nicht halten. In Niedervolt-Kernen kommt das geschenkt, in Hochvolt-Domänen muss man es bauen.

Auf Schaltungsebene. Vorwiderstände an Eingängen begrenzen den Injektionsstrom. Schottky-Dioden an gefährdeten Pins übernehmen den Strom, bevor die internen Dioden leiten, weil ihre Flussspannung kleiner ist. Eine definierte Einschaltreihenfolge verhindert das Versorgen „von hinten". Und eine strombegrenzte Versorgung verhindert, dass ein Latch-up den Chip zerstört – den Latch-up selbst verhindert sie nur, wenn ihre Grenze unter dem Haltestrom liegt, und das ist selten praktikabel.

Hochvolt und BCD: wo Latch-up heute zu Hause ist

In einem reinen Logikprozess ist Latch-up seit den 1990er-Jahren weitgehend beherrscht: Epitaxie, dichte Kontakte, niedrige Spannungen. In BCD-Technologien für Gatetreiber, Motortreiber und Leistungsmanagement kommt er mit voller Wucht zurück, aus drei Gründen:

1. Schwach dotierte Substrate. Für hohe Sperrspannungen braucht der LDMOS ein hochohmiges p-Substrat (RESURF). Das macht \(R_S\) groß und die Diffusionslänge der Elektronen lang. Die Epitaxie-auf-p⁺-Lösung der Logik ist hier ausgeschlossen.
2. Hohe Versorgungsspannungen. Eine Domäne mit 40 V hat eine Haltespannung von wenigen Volt weit unter sich. Die Lastgerade schneidet immer. Hier hilft nur, dass die Struktur gar nicht erst zündet – oder eine Struktur mit \(V_H\) über 40 V.
3. Große Injektionsströme. Die Substratinjektion eines Leistungsausgangs liegt bei hunderten Milliampere bis Ampere. Kein Logik-Schutzring ist dafür ausgelegt.

Die Antwort sind isolierte Wannen mit n⁺-Buried-Layer, tiefe Gräben, großflächige Minoritätsträger-Ringe um jeden Leistungsausgang und Abstandsregeln von hundert Mikrometern und mehr zwischen Leistungsteil und Logik. Der LDMOS-Artikel zeigt die Struktur. Die isolierte Wanne erzeugt dabei selbst einen neuen parasitären pnp – die Arbeit an der Latch-up-Festigkeit eines Gatetreibers ist zu einem großen Teil die Arbeit an diesen Parasiten.

Latch-up erkennen

Im Betrieb zeigt sich ein Latch-up so:

• Der Versorgungsstrom springt auf einen hohen Wert und bleibt dort, unabhängig von den Eingängen.
• Der Chip reagiert nicht mehr oder nur noch teilweise; oft hängen ganze Spannungsdomänen.
• Er wird heiß, bei begrenzter Versorgung langsam, bei harter Versorgung in Sekunden.
• Nur Aus- und Wiedereinschalten hilft. Danach arbeitet er wieder normal – wenn der Strom ihn nicht beschädigt hat.

Der letzte Punkt unterscheidet Latch-up vom Defekt: Ein Chip, der nach dem Aus- und Einschalten wieder funktioniert, ist eingerastet, nicht kaputt. Hat der Strom lange genug geflossen, findet die Fehleranalyse aufgeschmolzene Leiterbahnen oder Bonddrähte und Schmelzspuren im Silizium zwischen Wanne und Substrat – ein typisches EOS-Schadensbild, das man ohne Kenntnis der Vorgeschichte leicht für eine Überspannung hält. Der ESD-Artikel grenzt die Schadensbilder ab.

Device ↔ Applikation

Rechner: Zündung, Haltestrom und Schutzring

Zusammengefasst

• Jeder CMOS-Inverter enthält zwischen \(V_{DD}\) und \(V_{SS}\) eine pnpn-Struktur: einen vertikalen pnp (p⁺-Source, Wanne, Substrat) und einen lateralen npn (n⁺-Source, Substrat, Wanne), kreuzgekoppelt und von den Widerständen \(R_W\) und \(R_S\) überbrückt.
• Sie kann einrasten, wenn \(\beta_n\beta_p > 1\). Der Haltestrom \(I_H = \frac{\beta_p(\beta_n+1)I_{RW} + \beta_n(\beta_p+1)I_{RS}}{\beta_n\beta_p - 1}\) liegt bei typischen Werten bei wenigen Milliampere.
• Zünden genügt ein Strom, der an einem Shunt \(U_{BE}\) erzeugt: ≈ \(U_{BE}/R\), ebenfalls Milliampere. Auslöser sind Über- und Unterschwinger an Pins, Überspannung, schnelle Flanken, falsche Einschaltreihenfolge, ESD, Strahlung und – in BCD – die Substratinjektion von Leistungsausgängen.
• Liegt die Haltespannung über der Versorgung, kann der Zustand nicht bestehen bleiben.
• Der JESD78-Test prägt ±100 mA in jeden Pin und 1,5 × \(V_{max}\) auf jede Versorgung, Klasse II bei Höchsttemperatur. Bestehen heißt: Die Schutzringe fangen über 99 % ab – nicht, dass der Pin 100 mA verträgt.
• Heiß ist alles schlimmer: Zünd- und Haltestrom halbieren sich etwa zwischen 25 °C und 125 °C.
• Gegenmaßnahmen: dichte Kontakte, Majoritäts- und Minoritätsträger-Ringe, Abstände, Epitaxie auf p⁺, retrograde Wannen, Gräben, SOI – und \(V_H > V_{DD}\).

Literatur

Norm

• JEDEC JESD78F.02: IC Latch-Up Test. November 2023, nach Registrierung kostenlos bei JEDEC. Eine gut lesbare Zusammenfassung der Prüfverfahren gibt Texas Instruments in der Application Note SCAA124.

Lehrbücher

• R. R. Troutman: Latchup in CMOS Technology: The Problem and Its Cure. Kluwer, Boston 1986. doi:10.1007/978-1-4757-1887-4 – das Standardwerk; Zweitransistormodell mit Shunts, Zünd- und Haltebedingungen, Schutzringe.
• S. H. Voldman: Latchup. Wiley, Chichester 2007. doi:10.1002/9780470516171
• M.-D. Ker, S.-F. Hsu: Transient-Induced Latchup in CMOS Integrated Circuits. Wiley/IEEE Press
• doi:10.1002/9780470824092

Originalarbeiten

• J. L. Moll, M. Tanenbaum, J. M. Goldey, N. Holonyak: P-N-P-N transistor switches. Proc. IRE 44 (9), 1956, S. 1174–1182. doi:10.1109/JRPROC.1956.275172 – das Zweitransistormodell des Thyristors.
• B. L. Gregory, B. D. Shafer: Latch-up in CMOS integrated circuits. IEEE Trans. Nucl. Sci. NS-20 (6), 1973, S. 293–299. doi:10.1109/TNS.1973.4327410 – eine der ersten Veröffentlichungen zum CMOS-Latch-up, an CD4000-Bausteinen.
• A. Ochoa, W. Dawes, D. Estreich: Latch-up control in CMOS integrated circuits. IEEE Trans. Nucl. Sci. 26 (6), 1979, S. 5065–5068. doi:10.1109/TNS.1979.4330274
• W. A. Kolasinski, J. B. Blake, J. K. Anthony, W. E. Price, E. C. Smith: Simulation of cosmic-ray induced soft errors and latchup in integrated-circuit computer memories. IEEE Trans. Nucl. Sci. 26 (6), 1979, S. 5087–5091. doi:10.1109/TNS.1979.4330278 – gilt als erste Beobachtung des Single-Event Latch-up.
• P. V. Dressendorfer, A. Ochoa: An analysis of the modes of operation of parasitic SCRs. IEEE Trans. Nucl. Sci. 28 (6), 1981, S. 4288–4291. doi:10.1109/TNS.1981.4335714
• D. B. Estreich, R. W. Dutton: Modeling latch-up in CMOS integrated circuits. IEEE Trans. Computer-Aided Design 1 (4), 1982, S. 157–162. doi:10.1109/TCAD.1982.1270006
• R. R. Troutman, H. P. Zappe: A transient analysis of latchup in bulk CMOS. IEEE Trans. Electron Devices 30 (2), 1983, S. 170–179. doi:10.1109/T-ED.1983.21091
• R. R. Troutman: Epitaxial layer enhancement of n-well guard rings for CMOS circuits. IEEE Electron Device Lett. 4 (12), 1983, S. 438–440. doi:10.1109/EDL.1983.25794
• R. R. Troutman, H. P. Zappe: Layout and bias considerations for preventing transiently triggered latchup in CMOS. IEEE Trans. Electron Devices 31 (3), 1984, S. 315–321. doi:10.1109/T-ED.1984.21522
• G. J. Hu, R. H. Bruce: A CMOS structure with high latchup holding voltage. IEEE Electron Device Lett. 5 (6), 1984, S. 211–214. doi:10.1109/EDL.1984.25891
• A. H. Johnston: The influence of VLSI technology evolution on radiation-induced latchup in space systems. IEEE Trans. Nucl. Sci. 43 (2), 1996, S. 505–521. doi:10.1109/23.490897
• M. J. Hargrove, S. Voldman, R. Gauthier, J. Brown, K. Duncan, W. Craig: Latchup in CMOS technology. Proc. IRPS 1998, S. 269–278. doi:10.1109/RELPHY.1998.670561 – der Stand nach zwei Jahrzehnten: wie Skalierung, Epitaxie und Gräben die Lage verändert haben.

Weiterführendes

• ESD – das SCR als absichtlicher Thyristor, Haltespannung und ESD-Fenster
• LDMOS – Substratinjektion, isolierte Wannen, parasitärer npn
• Bipolartransistor – Stromverstärkung und U_BE
• pn-Übergang – Durchlass, Sperrung und Lawinendurchbruch
• Zuverlässigkeit: Übersicht