Der LDMOS

Teil der Rubrik MOSFET-Bauformen. Vorwissen: DMOS (wie der Kanal entsteht) und pn-Übergang (Raumladungszone).

↓ Direkt zum Rechner

Der DMOS-Artikel endet an einer Weiche: lateral oder vertikal. Dieser Artikel nimmt den lateralen Zweig. Der LDMOS (lateral double-diffused MOS) ist der Leistungstransistor, der sich auf demselben Chip wie Logik, Analogtechnik und Bipolartransistoren bauen lässt. Er sitzt in jeder BCD-Technologie (Bipolar–CMOS–DMOS) und damit in Gatetreibern, Motortreibern, Spannungsreglern, Airbag- und Ventilsteuerungen, in Audio-Endstufen und – als eigene Variante – in den HF-Endstufen der Mobilfunk-Basisstationen.

Das Bauelement ist schnell beschrieben: ein MOSFET, dem zwischen Kanal und Drain eine schwach dotierte Driftstrecke eingefügt ist. Der Inhalt dieses Artikels steckt in den Zielkonflikten, die daraus folgen. Zwei davon bestimmen alles:

  1. Sperrspannung gegen Einschaltwiderstand. Jedes Volt mehr Sperrfähigkeit kostet Fläche und Leitfähigkeit. Wie teuer, legt das Silizium fest, und wie nah man an diese Grenze kommt, legt RESURF fest.
  2. Einschaltwiderstand gegen sichere Arbeitsfläche. Ein Transistor, der im ausgeschalteten Zustand 60 V sperrt, hält nicht 60 V aus, während er gleichzeitig Strom führt. Wie weit er davon entfernt ist, beschreibt die SOA (Safe Operating Area, sichere Arbeitsfläche). Sie ist die eigentliche Designaufgabe eines modernen LDMOS – und für die Anwendung die Kenngröße, die am häufigsten missverstanden wird.

Das Ergebnis vorweg

Stellschraube \(R_{on}\cdot A\) \(BV_{DSS}\) e-SOA Hot Carrier Bemerkung
Driftdosis höher besser schlechter besser (Kirk später) meist besser RESURF-Fenster verlassen
Driftstrecke länger schlechter besser besser besser Fläche
Feldplatte länger – besser besser Ort verschiebt sich \(C_{gd}\), \(Q_{gd}\) steigen
p⁺ unter der Source, kurze Source – – deutlich besser – parasitärer npn bleibt aus
Kanal kürzer besser Durchgriff droht schlechter schlechter \(V_{th}\)-Streuung
STI statt LOCOS Rasterweite besser, Pfad schlechter – Ecke kritisch STI-Ecke kritisch Stromdrängung an der Kante
NBL-Isolation – vertikal begrenzt – – gegen Substratinjektion, neuer pnp

Und die eine Zahl, die man sich merken sollte: Die Driftschicht eines RESURF-LDMOS darf in der Fläche nur etwa 10¹² Dotieratome pro cm² enthalten. Daraus folgt sowohl die Sperrspannung als auch – über den Kirk-Effekt – ein Strom von rund 0,16 mA pro µm Weite, ab dem die Feldverteilung kippt. Beide Grenzen stammen aus derselben Ladung. Das ist der Kern des Zielkonflikts, und er wird unten hergeleitet.

Aufbau

Querschnitt eines STI-LDMOS: p-plus-Bodykontakt und n-plus-Source stoßend, darunter der p-Body; Poly-Gate über dünnem Gateoxid, das sich als Feldplatte über das STI-Feldoxid fortsetzt; n-Driftgebiet unter dem STI bis zum n-plus-Drain; Elektronenpfad vom Kanal unter dem STI hindurch zum Drain; gestrichelt ein optionaler n-plus-Buried-Layer

STI-LDMOS, wie er in BCD-Technologien ab etwa 0,35 µm üblich ist. Die Elektronen laufen durch den Kanal, durch die Akkumulationszone unter dem dünnen Gateoxid und dann unter dem Feldoxid hindurch zum Drain. Schematisch, nicht maßstäblich: Die Driftstrecke ist bei 40 V wenige Mikrometer lang, bei 700 V einige zehn.

Von der Source zum Drain durchläuft ein Elektron vier Gebiete. Jedes trägt zum Widerstand bei, und jedes hat eine eigene Aufgabe:

Das Gate endet nicht am Rand des dünnen Oxids, sondern läuft ein Stück über das Feldoxid weiter. Dieser Teil ist die Feldplatte: Er liegt auf Gatepotential, also im Sperrfall auf Masse, und zieht die Äquipotentiallinien von der kritischen Oxidkante weg. In Hochvolt-LDMOS kommen weitere Feldplatten aus Metall darüber, bis zu drei Stück.

Source und Body sind beim Leistungs-LDMOS kurzgeschlossen, meist als butted contact: p⁺ und n⁺ stoßen direkt aneinander und teilen sich einen Kontakt. Der Grund ist derselbe wie beim vertikalen DMOS – der parasitäre npn darf keine offene Basis haben – und er ist der Ausgangspunkt der elektrischen SOA weiter unten. Der Signal-LDMOS SST214 führt den Body dagegen getrennt heraus, weil er als Analogschalter arbeitet.

n-LDMOS und p-LDMOS. Alles hier gilt sinngemäß auch für den p-Kanal-LDMOS mit p-Drift in einer n-Wanne. Er braucht wegen der kleineren Löcherbeweglichkeit etwa die zwei- bis dreifache Fläche für denselben Widerstand, hat aber einen praktischen Vorteil: Sein parasitärer Transistor ist ein pnp, und der zündet deutlich unwilliger als der npn.

Isoliert oder nicht. Liegt das Driftgebiet direkt im p-Substrat, ist der Drain gegen das Substrat eine Diode, und die Source muss auf Substratpotential (Masse) liegen: ein Low-Side-Schalter. Soll die Source frei schweben – als High-Side-Schalter, als Pull-up im Gatetreiber, in einer Brücke –, braucht der LDMOS eine eigene Wanne, die unten durch einen n⁺-Buried-Layer (NBL) und seitlich durch n-Sinker oder tiefe Gräben (DTI) abgeschlossen ist. Das kostet Fläche und Masken, und es erzeugt neue Parasiten, siehe Substratinjektion.

Sperren: der eindimensionale Fall

Bevor die laterale Geometrie ins Spiel kommt, lohnt die Frage, was das Silizium überhaupt hergibt. Ein n⁻-Gebiet der Dotierung \(N_D\) sperrt gegen ein hoch dotiertes p-Gebiet. Wie hoch darf \(N_D\) sein, und wie lang muss das Gebiet sein, damit es eine Spannung \(BV\) hält – und welcher Widerstand bleibt dann übrig?

Feld, Sperrspannung und die Siliziumgrenze R_on·A ∝ BV^2,5

Ansatz. In der Raumladungszone sind die Elektronen ausgeräumt, zurück bleiben die ortsfesten, positiv geladenen Donatoren mit der Dichte \(N_D\). Für ein solches Gebiet gilt die Poisson-Gleichung (Gaußsches Gesetz in einer Dimension):

\[\frac{\mathrm{d}E}{\mathrm{d}x} = \frac{q\,N_D}{\varepsilon_{Si}}\]

mit der Feldstärke \(E\), dem Ort \(x\), der Elementarladung \(q\) und der Permittivität des Siliziums \(\varepsilon_{Si} = 11{,}7\,\varepsilon_0 = 1{,}04\cdot10^{-12}\) F/cm.

Schritt 1: das Feld. Die rechte Seite ist konstant, also steigt das Feld linear an. Es ist null am Rand der Raumladungszone und erreicht am pn-Übergang nach der Weite \(W\) sein Maximum:

\[E_{max} = \frac{q\,N_D\,W}{\varepsilon_{Si}}\]

Schritt 2: die Spannung. Die Spannung ist die Fläche unter der Feldkurve. Ein Dreieck mit Grundseite \(W\) und Höhe \(E_{max}\) hat die Fläche

\[U = \tfrac{1}{2}\,E_{max}\,W\]

Schritt 3: die Durchbruchbedingung. Lawinendurchbruch setzt ein, wenn die Feldspitze die kritische Feldstärke \(E_c\) erreicht, bei der Stoßionisation sich selbst erhält. Für Silizium liegt \(E_c\) bei 2 bis 4 · 10⁵ V/cm, schwach abhängig von der Dotierung. Mit \(E_{max} = E_c\) und \(U = BV\) folgt aus Schritt 2 die nötige Länge

\[W = \frac{2\,BV}{E_c}\]

und aus Schritt 1, aufgelöst nach \(N_D\) und \(W\) eingesetzt, die höchste zulässige Dotierung

\[N_D = \frac{\varepsilon_{Si}\,E_c}{q\,W} = \frac{\varepsilon_{Si}\,E_c^2}{2\,q\,BV}\]

Schritt 4: der Widerstand. Ein Gebiet der Länge \(W\) und Leitfähigkeit \(q\,\mu_n N_D\) hat pro Fläche \(A\) den Widerstand (spezifischer Einschaltwiderstand)

\[R_{on}\cdot A = \frac{W}{q\,\mu_n\,N_D}\]

mit der Elektronenbeweglichkeit \(\mu_n\). Jetzt beides einsetzen:

\[R_{on}\cdot A = \frac{2\,BV/E_c}{q\,\mu_n\cdot \varepsilon_{Si}E_c^2/(2\,q\,BV)} = \frac{4\,BV^2}{\mu_n\,\varepsilon_{Si}\,E_c^3}\]

Schritt 5: warum 2,5 statt 2. Wäre \(E_c\) konstant, stiege der Widerstand mit \(BV^2\). Tatsächlich wächst \(E_c\) leicht mit der Dotierung, empirisch \(E_c \propto N_D^{1/8}\) – und weil höhere Sperrspannung niedrigere Dotierung verlangt, sinkt \(E_c\) mit \(BV\) etwa wie \(BV^{-1/6}\). Im Nenner steht \(E_c^3 \propto BV^{-1/2}\), und aus \(BV^2\) wird

\[R_{on}\cdot A \propto BV^{2{,}5}\]

Baliga gibt mit den Ionisationskoeffizienten nach Fulop den Zahlenwert \(R_{on}\cdot A = 5{,}93\cdot10^{-9}\,\Omega\,\mathrm{cm^2}\cdot (BV/\mathrm{V})^{2{,}5}\) an.

Zahlenprobe bei 100 V. Mit Baligas Beziehungen gehört zu 100 V eine Dotierung von \(N_D \approx 4{,}3\cdot10^{15}\) cm⁻³ und \(E_c \approx 3{,}6\cdot10^5\) V/cm. Dann ist \(W = 2\cdot 100\,\text{V}/(3{,}6\cdot10^5\,\text{V/cm}) = 5{,}6\) µm, und

\[R_{on}\cdot A = \frac{4\cdot(100\,\text{V})^2}{1360\,\tfrac{\text{cm}^2}{\text{Vs}}\cdot 1{,}04\cdot10^{-12}\,\tfrac{\text{F}}{\text{cm}}\cdot(3{,}6\cdot10^5\,\tfrac{\text{V}}{\text{cm}})^3} \approx 6\cdot10^{-4}\,\Omega\,\mathrm{cm^2} = 60\,\mathrm{m\Omega\cdot mm^2}\]

Die Formel von Baliga liefert 59 mΩ·mm². ✓

Zur Kontrolle. Doppelte Sperrspannung kostet den Faktor \(2^{2{,}5} \approx 5{,}7\) im Widerstand. Das ist die bekannte Härte der Leistungselektronik: Ein 600-V-Transistor hat bei gleicher Fläche rund 90-mal mehr Widerstand als ein 100-V-Transistor.

Das Ergebnis heißt Siliziumgrenze (silicon limit): Ein Driftgebiet, das in einer Dimension sperrt, kann bei gegebener Sperrspannung keinen kleineren spezifischen Widerstand haben als

\[R_{on}\cdot A \approx 5{,}93\cdot10^{-9}\,\Omega\,\mathrm{cm^2}\cdot BV^{2{,}5}\]

(mit \(BV\) in Volt). Das sind rund 6 mΩ·mm² bei 40 V, 60 mΩ·mm² bei 100 V und 7,7 Ω·mm² bei 700 V. Die Herleitung geht auf Hu (1979) zurück, die heute übliche Form steht bei Baliga. Reale Transistoren liegen darüber, weil Kanal, Kontakte und Rasterweite hinzukommen – oder darunter, wenn sie die eindimensionale Annahme verlassen. Genau das tut RESURF.

Das laterale Problem

Beim LDMOS liegt der sperrende Übergang nicht flach im Volumen, sondern endet an der Oberfläche. Dort ist er gekrümmt, und an gekrümmten Übergängen drängen sich die Feldlinien: Ein zylindrischer Übergang mit kleinem Krümmungsradius bricht bei einem Bruchteil der Spannung eines ebenen durch. Dazu kommen die Kanten von Feldoxid und Gate, an denen das Feld ebenfalls überhöht ist.

Ein naiver lateraler Transistor – n-Driftgebiet als dicke Wanne, Body daneben – sperrt deshalb deutlich schlechter, als die Länge seiner Driftstrecke verspricht. Das Feld an der Oberfläche hat eine scharfe Spitze am Body-Übergang, und der Rest der Driftstrecke trägt kaum Spannung. Für Hochvolt-Bauelemente auf der Chipoberfläche war das bis Ende der 1970er-Jahre die Grenze.

RESURF

Appels und Vaes stellten 1979 bei Philips eine Lösung vor, die zugleich elegant und kontraintuitiv ist: Man macht die Driftschicht dünn und setzt sie auf ein schwach dotiertes Substrat der Gegenpolarität. Der Name ist Programm: Reduced Surface Field.

RESURF-Prinzip: dünne n-Driftschicht der Dicke t und Länge L_D zwischen p-Body und n-plus-Drain auf schwach dotiertem p-Substrat; im Sperrfall ist die Driftschicht vollständig verarmt, darunter eine ausgedehnte Raumladungszone im Substrat; der vertikale pn-Übergang räumt die Schicht von unten aus

RESURF: Der vertikale Übergang zwischen n-Driftschicht und p-Substrat räumt die Schicht von unten aus, bevor das laterale Feld am Body kritisch wird. Die Spannung verteilt sich dann über die ganze Länge.

Was passiert. Mit steigender Drainspannung wächst die Raumladungszone nicht nur seitlich vom Body her, sondern auch von unten, vom Übergang zum Substrat. Ist die Driftschicht dünn und schwach genug dotiert, ist sie vollständig ausgeräumt, lange bevor das laterale Feld am Body \(E_c\) erreicht. Ab diesem Moment ist die Schicht keine leitende Elektrode mehr, die das Potential des Drains bis an den Body heranträgt, sondern ein Dielektrikum mit fester Raumladung, über das sich die Spannung verteilt. Das Oberflächenfeld wird flach, die Spannung wandert in die Tiefe des Substrats.

Oberflächenfeld entlang der Driftstrecke für drei Dosen: zu niedrige Dosis mit Feldspitze am Drain über der kritischen Feldstärke, optimale Dosis mit fast flachem Feld und zwei kleinen Spitzen unter E_c, zu hohe Dosis mit Feldspitze am Body-Übergang über E_c

Das Dosisfenster. Die Sperrspannung ist die Fläche unter der Kurve, der Durchbruch kommt, sobald irgendwo $E_c$ erreicht ist. Bei optimaler Dosis trägt die ganze Driftstrecke Spannung, bevor das passiert. Zu viel Ladung: Die Schicht wird nicht ganz ausgeräumt, die Spitze sitzt am Body. Zu wenig: Die Schicht ist zu früh leer, die Spitze wandert ans Drainende.

Woher die 10¹² cm⁻² kommen

Entscheidend ist nicht die Dotierung \(N_D\) und nicht die Dicke \(t\) für sich, sondern ihr Produkt: die Flächendosis \(Q = N_D\cdot t\), also die Zahl der Donatoren pro Quadratzentimeter Chipfläche.

Woher kommt N_D · t ≈ 10¹² cm⁻²?

Ansatz. Die Driftschicht soll vollständig ausgeräumt sein, und zwar von unten, durch den Übergang zum Substrat. Dabei darf das Feld an diesem Übergang selbst nicht kritisch werden, sonst bricht das Bauelement eben dort durch.

Schritt 1: Gauß auf die ausgeräumte Schicht. Man denke sich die Schicht als Platte mit der Flächenladung \(q\,N_D\,t\). Wird sie nur von einer Seite ausgeräumt, enden alle Feldlinien dieser Ladung auf der anderen Seite des Übergangs, im Substrat. Nach dem Gaußschen Gesetz ist dann das senkrechte Feld am Übergang

\[E_y = \frac{q\,N_D\,t}{\varepsilon_{Si}}\]

(Das ist dieselbe Beziehung wie Schritt 1 der vorigen Herleitung, mit \(t\) statt \(W\).)

Schritt 2: die Obergrenze. Mit \(E_y \le E_c\) folgt

\[N_D\,t \le \frac{\varepsilon_{Si}\,E_c}{q} = \frac{1{,}04\cdot10^{-12}\,\text{F/cm}\cdot 3\cdot10^5\,\text{V/cm}}{1{,}6\cdot10^{-19}\,\text{C}} \approx 2\cdot10^{12}\,\mathrm{cm^{-2}}\]

Schritt 3: warum in der Praxis die Hälfte. Am Übergang liegt nicht nur das senkrechte Feld, sondern zugleich das laterale Feld \(E_x\), das die Spannung entlang der Strecke trägt. Beide addieren sich als Vektoren, und Durchbruch kommt, wenn der Betrag \(\sqrt{E_x^2 + E_y^2}\) die kritische Feldstärke erreicht. Sollen beide Komponenten in derselben Größenordnung liegen – das laterale Feld soll ja möglichst viel Spannung tragen –, bleibt für \(E_y\) nur ein Teil von \(E_c\). Dazu kommen Prozessstreuungen der Implantation. Rund Faktor zwei Sicherheit gegenüber Schritt 2 ergibt den bekannten Wert:

\[N_D\,t \approx 1\cdot10^{12}\,\mathrm{cm^{-2}}\]

Zur Kontrolle. Eine Driftschicht von 3 µm Dicke darf damit \(10^{12}/3\cdot10^{-4} \approx 3\cdot10^{15}\) cm⁻³ enthalten, eine von 1 µm Dicke \(10^{16}\) cm⁻³. Das sind typische Werte für Hochvolt-n-Wannen. Und die Dosis ist ungefähr das, was eine einzige Implantation mit \(10^{12}\) Ionen pro cm² einbringt – technisch bequem, aber auf etwa ±10 % genau zu treffen, damit man im Fenster bleibt.

Das Substrat muss mitspielen. Die Spannung, die die Oberfläche nicht mehr trägt, steht jetzt senkrecht zwischen Drain und Substrat. Der vertikale Übergang muss also selbst die volle Sperrspannung aushalten, und das verlangt ein schwach dotiertes Substrat. Mit der Beziehung von Baliga für den einseitigen Übergang, \(BV \approx 5{,}34\cdot10^{13}\cdot N_A^{-3/4}\) (mit \(N_A\) in cm⁻³), schafft ein Substrat mit \(10^{14}\) cm⁻³ etwa 1700 V, eines mit \(10^{15}\) cm⁻³ etwa 300 V. 700-V-RESURF-Bauelemente sitzen deshalb auf Substraten von 50 bis 100 Ω·cm. Für eine BCD-Technologie mit dichter CMOS-Logik ist das ein Zugeständnis: Schwach dotierte Substrate machen Latch-up und Substratkopplung schlimmer.

Doppel-RESURF

Wenn die Driftschicht nur von unten ausgeräumt wird, ist die Dosis auf etwa 10¹² cm⁻² begrenzt. Wird sie von beiden Seiten ausgeräumt, darf sie die doppelte Ladung tragen, denn dann enden die Feldlinien zur Hälfte oben und zur Hälfte unten. Das ist Doppel-RESURF: Eine flache p-Schicht (p-top) an der Oberfläche der Driftstrecke, auf Body- bzw. Sourcepotential, räumt die n-Schicht von oben aus, das Substrat von unten. Die n-Dosis darf dann etwa 2 · 10¹² cm⁻² betragen, die p-top-Schicht selbst trägt etwa 10¹² cm⁻².

Ludikhuize beschrieb das 1982 für Hochvolt-DMOS und -PMOS in Analog-ICs. Der Gewinn ist direkt abzulesen: Doppelte Dosis heißt halber Driftwiderstand bei gleicher Länge. Der Preis ist ein zweites Dosisfenster, das gleichzeitig getroffen werden muss, und die Ladungsbilanz zwischen n- und p-Schicht ist empfindlich – Imam und Mitarbeiter haben 2003 gezeigt, wie man Doppel-RESURF so auslegt, dass es die Streuung einer Serienfertigung verträgt.

Die Idee lässt sich weitertreiben: mehrere übereinanderliegende p- und n-Schichten (Multiple RESURF), und als Grenzfall nebeneinanderliegende p- und n-Säulen, also das Superjunction-Prinzip in lateraler Form. Der vertikale Superjunction-MOSFET ist ein eigener Artikel dieser Reihe (geplant). Lateral scheitert er bisher meist am Substrat, das die Ladungsbilanz der Säulen stört (substrate-assisted depletion).

Feldplatten und Stufenoxid

RESURF sorgt für ein flaches Feld im Volumen. An den Rändern der Driftstrecke bleiben Spitzen: an der Kante des Gates, an der Ecke des Feldoxids, am Übergang zum Drain. Hier helfen Feldplatten: leitende Schichten auf Source- oder Gatepotential, die über dem Feldoxid in Richtung Drain verlängert sind. Unter der Feldplatte wird die Driftschicht zusätzlich von oben ausgeräumt – lokal ein Stück Doppel-RESURF ohne zusätzliche Implantation – und die Feldspitze wandert von der kritischen Gatekante an das Ende der Feldplatte, wo das dickere Oxid sie aushält.

Der Preis ist kapazitiv: Eine Feldplatte auf Gatepotential über dem Drain ist eine Gate-Drain-Kapazität. Sie erhöht die Miller-Ladung \(Q_{gd}\) und damit die Schaltverluste. Deshalb ist für schnell schaltende LDMOS das Produkt \(R_{on}\cdot Q_{gd}\) die wichtigere Gütezahl als \(R_{on}\cdot A\) allein, und Feldplatten auf Sourcepotential (geschirmte Feldplatten) sind gängig. In HF-LDMOS ist das sogar der Hauptzweck, siehe unten.

Einschaltwiderstand: wo das Silizium steht

Für den Driftwiderstand eines RESURF-LDMOS ergibt sich ein anderes Skalierungsgesetz als für das vertikale Gebiet – mit einer bemerkenswerten Konsequenz.

R_on · A eines RESURF-LDMOS ∝ BV²

Ansatz. Der Strom fließt waagrecht durch die Driftschicht der Länge \(L_D\), Dicke \(t\) und Weite \(W\) (senkrecht zur Zeichenebene). Ihr Widerstand ist Länge durch Querschnitt mal Leitfähigkeit:

\[R_{Drift} = \frac{L_D}{q\,\mu_n\,N_D\cdot t\cdot W} = \frac{L_D}{q\,\mu_n\,Q\,W}\]

Die Dotierung erscheint nur noch als Dosis \(Q = N_D\,t\) – und die ist durch RESURF festgelegt.

Schritt 1: Fläche. Ein Transistorstreifen belegt pro Weite \(W\) die Rasterweite \(p\) (pitch) an Chipfläche, \(A = p\cdot W\). Bei Hochvolt-LDMOS besteht die Rasterweite fast nur aus der Driftstrecke, \(p \approx L_D\). Dann ist

\[R_{on}\cdot A = \frac{L_D}{q\,\mu_n\,Q\,W}\cdot L_D\,W = \frac{L_D^2}{q\,\mu_n\,Q}\]

Schritt 2: Länge. Die Driftstrecke muss die Sperrspannung bei einem mittleren lateralen Feld \(E_{lat}\) tragen: \(L_D = BV/E_{lat}\). Eingesetzt:

\[R_{on}\cdot A = \frac{BV^2}{q\,\mu_n\,Q\,E_{lat}^2}\]

Zahlenprobe bei 700 V. Mit \(E_{lat} = 10\) V/µm \(= 10^5\) V/cm (ein realistischer Mittelwert; die kritische Feldstärke wird über die ganze Länge nie erreicht) ist \(L_D = 70\) µm. Mit \(\mu_n = 1200\) cm²/Vs und \(Q = 10^{12}\) cm⁻²:

\[R_{on}\cdot A = \frac{(7\cdot10^{-3}\,\text{cm})^2}{1{,}6\cdot10^{-19}\,\text{C}\cdot1200\,\tfrac{\text{cm}^2}{\text{Vs}}\cdot10^{12}\,\text{cm}^{-2}} = \frac{4{,}9\cdot10^{-5}}{1{,}92\cdot10^{-4}}\,\Omega\,\mathrm{cm^2} \approx 0{,}26\,\Omega\,\mathrm{cm^2} = 26\,\Omega\cdot\mathrm{mm^2}\]

Mit Doppel-RESURF (\(Q = 2\cdot10^{12}\) cm⁻²) halbiert sich das auf 13 Ω·mm². Zum Vergleich: Die eindimensionale Siliziumgrenze liegt bei 700 V bei 7,7 Ω·mm².

Zur Kontrolle. Die Einheiten: cm² geteilt durch (C · cm²/(V s) · cm⁻²) = cm² · V s / C = cm² · V/A = Ω · cm². ✓

Doppelt logarithmisches Diagramm R_on mal A über der Durchbruchspannung von 10 bis 1000 V: die eindimensionale Siliziumgrenze mit Steigung 2,5 und Markierungen 6 mOhm mm² bei 40 V, 59 bei 100 V, 7,7 Ohm mm² bei 700 V; darüber die Modellgeraden für einfaches und doppeltes RESURF mit Steigung 2

Siliziumgrenze und RESURF-Modell. Die lateralen Geraden sind flacher (Steigung 2 statt 2,5), weil die erlaubte Ladung im Driftgebiet bei RESURF nicht mit der Spannung sinkt. Bei hohen Spannungen rückt der laterale Transistor deshalb an den vertikalen heran.

Die Steigung ist der interessante Punkt. Beim vertikalen Driftgebiet sinkt die zulässige Dotierung mit steigender Sperrspannung, beim RESURF-LDMOS bleibt die zulässige Ladung konstant. Deshalb wächst der Widerstand lateral nur mit \(BV^2\) statt mit \(BV^{2,5}\), und gerade bei hohen Spannungen ist der laterale Transistor konkurrenzfähig. Integrierte 700-V-LDMOS in Netzteil-Controllern sind der Beleg.

Bei niedrigen Spannungen ist es umgekehrt. Bei 20 bis 60 V ist die Driftstrecke nur wenige Mikrometer lang, und RESURF begrenzt die Dosis nicht mehr wirklich: Die Raumladungszone für 40 V ist im Substrat ohnehin nur wenige Mikrometer tief. Hier bestimmen andere Beiträge den Widerstand – Kanal, Akkumulationszone, der Umweg unter dem STI hindurch und vor allem die Rasterweite, die aus Gatelänge, Kontaktabständen und Metallregeln besteht und nicht mit der Spannung schrumpft. Moderne 40-V-LDMOS in BCD-Technologien liegen um 20 mΩ·mm², also bei etwa dem Dreifachen der eindimensionalen Grenze. Die Fortschritte der letzten Generationen kamen fast vollständig aus der Rasterweite: feinere Lithografie, kürzere Kanäle, Gate auf dem STI statt daneben.

Die sichere Arbeitsfläche

Im Datenblatt eines Leistungstransistors steht eine Grafik mit doppelt logarithmischen Achsen: Drainstrom über Drainspannung, mit einem Bereich, innerhalb dessen der Transistor arbeiten darf. Das ist die SOA. Für die Anwendung ist sie eine Fläche. Für das Bauelement ist sie die Überlagerung von fünf physikalisch völlig verschiedenen Grenzen.

SOA-Diagramm eines 40-V-LDMOS-Schalters, doppelt logarithmisch: links die R_on-Grenze als Gerade, oben die Stromgrenze bei 3 A, rechts die Sperrspannung bei 40 V; dazwischen Verlustleistungsgrenzen für DC, 10 ms und 100 µs, die bei höherer Spannung steiler abknicken (elektrothermische Instabilität); rechts oben die e-SOA-Grenze, die bei hohem Strom unter die Sperrspannung zurückweicht

Eine SOA, schematisch. Die Leistungsgeraden ($I \cdot V$ = konst.) knicken bei höherer Spannung nach unten ab: Das ist die elektrothermische Instabilität unterhalb des ZTC-Punkts. Rechts oben schneidet die elektrische SOA die Ecke ab, die die Verlustleistung allein noch erlauben würde.

Grenze Physik Zeitskala Folge bei Überschreiten
\(R_{on}\)-Linie ohmsches Gesetz – keine (das ist keine Grenze, sondern das Bauelement)
Strom Bonddraht, Metallisierung, Elektromigration thermisch / Jahre Durchschmelzen, Langzeitausfall
Verlustleistung Sperrschichttemperatur µs bis DC thermische Zerstörung
elektrothermisch positiver Temperaturkoeffizient unterhalb ZTC ms bis DC Stromfaden, lokaler Hotspot
elektrisch (e-SOA) Stoßionisation, Kirk-Effekt, parasitärer npn ns Snapback, sofortige Zerstörung
Sperrspannung Lawinendurchbruch im Aus-Zustand ns Avalanche, ggf. Zerstörung
Langzeit-SOA heiße Ladungsträger, Oxidstress Jahre Parameterdrift (\(R_{on}\), \(V_{th}\))

Hower hat 2002 die Unterscheidung geprägt, die sich seitdem durchgesetzt hat: kurzfristige SOA (der Transistor geht sofort kaputt) gegen langfristige SOA (er funktioniert, aber driftet). Moens und Van den Bosch haben 2006 eine Messmethodik veröffentlicht, die alle Grenzen in einem gemeinsamen Diagramm zusammenführt (total SOA).

Elektrische SOA: der parasitäre npn

Unter der n⁺-Source liegt der p-Body, daneben das n-Driftgebiet. Das ist ein npn-Transistor: Emitter = Source, Basis = Body, Kollektor = Drift und Drain. Solange der Body auf Sourcepotential liegt, sperrt er. Die Frage ist, ob das so bleibt.

LDMOS-Querschnitt mit parasitärem npn: Stoßionisation an der STI-Ecke erzeugt Löcher, die als Strom I_h durch den p-Body unter der n-plus-Source zum p-plus-Kontakt fließen; dort liegt der Basiswiderstand R_B; daneben das Schaltsymbol des npn mit Basis p-Body, Kollektor n-Drift, Emitter n-plus-Source; Zündbedingung I_h mal R_B gleich 0,6 bis 0,7 V

Der Löcherstrom aus der Stoßionisation fließt unter der Source zum Bodykontakt. Fällt dabei am Basiswiderstand $R_B$ mehr als etwa 0,6 V ab, wird der Source-Body-Übergang leitend, und der npn schaltet ein.

Der Mechanismus in vier Schritten:

  1. Bei hoher Drainspannung und Stromfluss erzeugen die Elektronen im Hochfeldgebiet der Driftstrecke durch Stoßionisation Elektron-Loch-Paare. Pro Elektron entstehen \((M-1)\) Paare, mit dem Multiplikationsfaktor \(M\).
  2. Die Elektronen fließen mit dem Drainstrom ab. Die Löcher fließen zum einzigen Ort mit niedrigerem Potential für sie: in den Body und durch ihn zum p⁺-Kontakt. Dieser Löcherstrom \(I_h = (M-1)\cdot I_D\) ist das, was man am SST214 als Substratstrom messen kann.
  3. Auf dem Weg unter der Source hindurch durchläuft der Löcherstrom den Widerstand \(R_B\) des p-Body (eingeschnürte Basis, pinched base). Der Spannungsabfall \(I_h\cdot R_B\) hebt den Body unter dem Source-Ende an.
  4. Erreicht er etwa 0,6 bis 0,7 V, wird der Source-Body-Übergang leitend, die Source injiziert Elektronen in den Body, und der npn schaltet ein. Sein Kollektorstrom fließt durch dasselbe Hochfeldgebiet, erzeugt weitere Löcher, die den Body weiter anheben – Mitkopplung. Die Spannung bricht auf eine Haltespannung zusammen, der Strom läuft weg: Snapback.
Die Zündbedingung und eine Zahlenprobe

Ansatz. Der npn zündet, wenn der Spannungsabfall am Basiswiderstand die Flussspannung der Basis-Emitter-Diode \(U_{BE,on}\) erreicht:

\[I_h\cdot R_B = (M-1)\cdot I_D\cdot R_B \ge U_{BE,on}\]

Schritt 1: \(R_B\) abschätzen. Der Body unter der Source ist eine dünne p-Schicht mit dem Flächenwiderstand \(R_\square\) (Ohm pro Quadrat). Ein Streifen der Länge \(L_S\) (Weg der Löcher unter der Source) und der Weite \(W\) hat den Widerstand \(R_B = R_\square\cdot L_S/W\). Für einen p-Body von \(5\cdot10^{17}\) cm⁻³, \(0{,}3\) µm Restdicke unter dem n⁺ und einer Löcherbeweglichkeit von \(200\) cm²/Vs:

\[R_\square = \frac{1}{q\,\mu_p\,N_A\,d} = \frac{1}{1{,}6\cdot10^{-19}\cdot200\cdot5\cdot10^{17}\cdot3\cdot10^{-5}}\,\Omega \approx 2\,\mathrm{k\Omega}\]

Schritt 2: Zündstrom pro Weite. Mit \(L_S = 1\) µm ist \(R_B\cdot W = 2\) kΩ·µm, und der npn zündet bei

\[\frac{I_h}{W} = \frac{U_{BE,on}}{R_B\,W} = \frac{0{,}65\,\text{V}}{2\,\mathrm{k\Omega\cdot\mu m}} \approx 0{,}3\,\mathrm{mA/\mu m}\]

Löcherstrom. Das klingt viel – bei einem Drainstrom von 0,3 mA/µm hieße es \(M-1 \approx 1\). Aber \(M\) steigt in der Nähe des Durchbruchs exponentiell mit dem Feld: Von \(M-1 = 0{,}01\) bis \(M-1 = 1\) sind es oft nur wenige Volt. Die e-SOA-Grenze ist deshalb in der Spannung recht scharf, auch wenn \(R_B\) um den Faktor drei streut.

Schritt 3: Temperatur. \(U_{BE,on}\) sinkt um etwa 2 mV/K, \(R_\square\) steigt mit sinkender Löcherbeweglichkeit. Bei 150 °C zündet der npn bei rund der Hälfte des Löcherstroms von 25 °C. Die e-SOA wird bei Hitze kleiner – ein Grund, warum elektrische und thermische SOA sich in der Praxis gegenseitig verstärken.

Zur Kontrolle. Ohne p⁺-Kontakt direkt an der Source (\(L_S\) von mehreren µm, getrennte Bodykontakte entlang der Weite) sinkt der Zündstrom um eine Größenordnung. Das ist genau der Fehler, den die frühen LDMOS-Layouts gemacht haben.

Gegenmaßnahmen setzen an \(R_B\) an: ein zusätzliches, tiefes p⁺-Implantat unter der Source, eine möglichst kurze Source, durchgehende statt unterbrochener Bodykontakte, ein höher dotierter Body (was aber \(V_{th}\) hebt). Und an \(M\): das Hochfeldgebiet vom Body fernhalten, damit die Löcher gar nicht erst entstehen. Damit sind wir beim zweiten, subtileren Teil.

Der Kirk-Effekt im Driftgebiet

Bei kleinem Strom liegt die Feldspitze eines LDMOS am Body-Übergang (oder an der STI-Ecke davor). Bei großem Strom wandert sie zum Drain – und das ändert alles. Der Mechanismus ist aus dem Bipolartransistor bekannt, wo Kirk ihn 1962 als Basisaufweitung bei hoher Stromdichte beschrieben hat.

Die Kirk-Stromdichte J_K = q · N_D · v_sat – und warum sie an der RESURF-Dosis hängt

Ansatz. In der Raumladungszone des Driftgebiets sind die Donatoren nicht mehr die einzige Ladung: Die Elektronen des Drainstroms laufen hindurch, und bei den hohen Feldern dort mit der Sättigungsgeschwindigkeit \(v_{sat} \approx 10^7\) cm/s. Ihre Dichte \(n\) folgt aus der Stromdichte \(J\):

\[J = q\,n\,v_{sat} \qquad\Rightarrow\qquad n = \frac{J}{q\,v_{sat}}\]

Schritt 1: Poisson mit Strom. Die Raumladung ist jetzt die Differenz aus ortsfesten Donatoren und beweglichen Elektronen:

\[\frac{\mathrm{d}E}{\mathrm{d}x} = \frac{q\,(N_D - n)}{\varepsilon_{Si}}\]

Schritt 2: die drei Fälle.

  • \(n < N_D\): Die Raumladung ist positiv, das Feld fällt vom Body zum Drain ab, die Spitze sitzt am Body. Das ist der Normalfall.
  • \(n = N_D\): Die Raumladung verschwindet, das Feld ist im ganzen Gebiet konstant.
  • \(n > N_D\): Die Raumladung wird negativ, das Feld steigt zum Drain hin an, die Spitze springt an den n⁺-Drain.

Die Grenze ist die Kirk-Stromdichte

\[J_K = q\,N_D\,v_{sat}\]

Schritt 3: pro Weite. Fließt der Strom durch die Driftschicht der Dicke \(t\), ist der Strom pro Weite \(I/W = J\cdot t\). Die Kirk-Grenze wird dann

\[\frac{I_K}{W} = q\,N_D\,t\,v_{sat} = q\,Q\,v_{sat}\]

Es ist dieselbe Dosis \(Q\), die RESURF auf etwa \(10^{12}\) cm⁻² begrenzt.

Zahlenprobe.

\[\frac{I_K}{W} = 1{,}6\cdot10^{-19}\,\text{C}\cdot10^{12}\,\text{cm}^{-2}\cdot10^7\,\tfrac{\text{cm}}{\text{s}} = 1{,}6\,\tfrac{\text{A}}{\text{cm}} = 0{,}16\,\tfrac{\text{mA}}{\mu\text{m}}\]

Ein LDMOS mit 5-V-Gate führt im eingeschalteten Zustand 0,3 bis 0,5 mA/µm. Er arbeitet also bei vollem Gate oberhalb der Kirk-Grenze eines klassischen RESURF-Driftgebiets. Niedervolt-LDMOS haben Dosen von einigen 10¹² cm⁻² und damit entsprechend mehr Luft, Doppel-RESURF verdoppelt sie.

Zur Kontrolle. Die Abschätzung nimmt an, dass der Strom gleichmäßig über die ganze Dicke \(t\) verteilt ist und überall mit \(v_{sat}\) läuft. Beides stimmt nur ungefähr – der Strom drängt sich an der Oberfläche und unter der STI-Ecke –, deshalb setzt der Effekt in der Praxis eher früher ein.

Warum das die e-SOA bestimmt. Wandert die Feldspitze an den Drain, braucht die Driftstrecke dort plötzlich das volle Feld, das vorher über die Länge verteilt war: Der Durchbruch im eingeschalteten Zustand, \(BV_{on}\), sinkt mit wachsendem Strom weit unter \(BV_{DSS}\). Die Löcher entstehen jetzt am Drainende und müssen die ganze Driftstrecke zurück zum Body laufen – sie liefern den Basisstrom für den npn. Der Kirk-Effekt ist damit kein zusätzlicher Mechanismus, sondern der Auslöser des Snapbacks bei hohem Strom. Hower und Merchant haben genau diese Kette 1999 für LDMOS modelliert.

Ausgangskennlinien eines 50-V-LDMOS für V_GS von 2,5 bis 5 V in mA pro µm Weite: bei hoher Drainspannung steigen die Kurven durch Multiplikation an und enden in einem Zündpunkt; die Zündpunkte bilden die e-SOA-Grenze, die von etwa 44 V bei kleinem Strom auf etwa 18 V bei vollem Gate sinkt; gestrichelt der Snapback zu niedriger Spannung; BV_DSS bei 52 V

Elektrische SOA schematisch. Ausgeschaltet sperrt der Transistor 52 V. Bei vollem Gate und hohem Strom zündet er schon bei etwa 18 V – weil der Kirk-Effekt die Feldspitze an den Drain verschiebt.

Der Zielkonflikt in einem Satz: Die Driftdosis \(Q\) soll für die Sperrspannung klein sein (RESURF) und für die e-SOA groß (Kirk). Der übliche Ausweg ist ein n-Puffer am Drain – eine höher dotierte Zone um das n⁺-Drain, die die Kirk-Grenze genau dort hebt, wo die Feldspitze bei hohem Strom hinwandert, ohne die RESURF-Bilanz der übrigen Driftstrecke zu stören. Sie kostet etwas \(BV_{DSS}\) und eine Maske. In Howers Worten ist die SOA damit „eine neue Grenze" des LDMOS-Designs geworden: Man kann ein Driftgebiet auf minimales \(R_{on}\cdot A\) optimieren, und man kann es auf SOA optimieren – nicht beides zugleich.

Quasi-Sättigung. Ein Nebenprodukt desselben Mechanismus sieht man im Ausgangskennlinienfeld: Bei hohem \(V_{GS}\) rücken die Kurven zusammen, der Strom steigt nicht mehr proportional zur Gatespannung. Die Driftstrecke ist dann geschwindigkeitsgesättigt und begrenzt den Strom statt des Kanals. Wer im Datenblatt eine auffällig kleine Steigung des Sättigungsstroms über \(V_{GS}\) findet, sieht diesen Effekt.

Thermische SOA

Die einfachste Grenze ist die Verlustleistung: \(P = V_{DS}\cdot I_D\) erwärmt den Chip, und die Sperrschichttemperatur \(T_j\) darf ein Maximum (meist 150 oder 175 °C) nicht überschreiten. Mit dem thermischen Widerstand \(R_{th}\) von der Sperrschicht zur Umgebung gilt im Gleichgewicht

\[T_j = T_a + P\cdot R_{th}\]

Bei konstantem \(P\) ist \(I_D = P/V_{DS}\) – im doppelt logarithmischen SOA-Diagramm eine Gerade mit Steigung −1. Für kurze Pulse liegt sie höher, weil die Wärme noch keine Zeit hatte, sich auszubreiten.

Warum kurze Pulse mehr Leistung vertragen: ΔT ∝ √t

Ansatz. Wärme breitet sich durch Diffusion aus. In der Zeit \(t\) erreicht sie eine Tiefe von etwa \(\delta = \sqrt{D\,t}\), mit der Temperaturleitfähigkeit \(D = \kappa/(\rho\,c)\) aus Wärmeleitfähigkeit \(\kappa\), Dichte \(\rho\) und spezifischer Wärme \(c\).

Schritt 1: Energiebilanz. Die Energie \(P\cdot t\) eines Pulses erwärmt das Volumen \(A\cdot\delta\) unter der aktiven Fläche \(A\):

\[\Delta T \approx \frac{P\,t}{\rho\,c\,A\,\delta} = \frac{P\,t}{\rho\,c\,A\sqrt{D\,t}} = \frac{P\,\sqrt{t}}{A\,\sqrt{\kappa\,\rho\,c}}\]

Die exakte Lösung der Wärmeleitungsgleichung für eine beheizte Oberfläche hat noch den Faktor \(2/\sqrt{\pi} \approx 1{,}13\) davor.

Zahlenprobe. Silizium: \(\kappa = 1{,}5\) W/(cm·K), \(\rho\,c = 1{,}63\) J/(cm³·K). Ein LDMOS mit \(A = 0{,}1\) mm² \(= 10^{-3}\) cm² nimmt für \(t = 10\) µs eine Leistung von 50 W auf:

\[\Delta T \approx 1{,}13\cdot\frac{50\,\text{W}\cdot\sqrt{10^{-5}\,\text{s}}}{10^{-3}\,\text{cm}^2\cdot\sqrt{1{,}5\cdot1{,}63}\,\tfrac{\text{J}}{\text{cm}^2\,\text{K}\,\sqrt{\text{s}}}} \approx 114\,\text{K}\]

Ein Puls von 1 ms mit derselben Erwärmung dürfte nur ein Zehntel der Leistung haben (\(\sqrt{100} = 10\)), solange die Wärme noch im Silizium bleibt.

Zur Kontrolle. Wärmediffusionslänge nach 10 µs: \(\sqrt{0{,}92\,\text{cm}^2/\text{s}\cdot10^{-5}\,\text{s}} \approx 30\) µm. Die Wärme ist also noch im obersten Zehntel des Chips – für kurze Pulse ist die Dicke des Chips, das Gehäuse und die Leiterplatte noch völlig egal. Für lange Pulse dagegen alles.

Unterhalb des ZTC-Punkts

Die Leistungsgeraden im SOA-Diagramm knicken bei höheren Spannungen ab. Der Grund ist ein Effekt, der in Schaltanwendungen nie auftritt und im Linearbetrieb – Stromquellen, Einschaltstrombegrenzung, Lastabwurf, Gatetreiber in der Miller-Phase – entscheidend ist.

Die Temperatur wirkt doppelt auf den Drainstrom: Die Beweglichkeit sinkt (weniger Strom), und die Schwellenspannung sinkt (mehr Strom). Welcher Effekt gewinnt, hängt von der Gatespannung ab.

Transferkennlinien bei 25 und 125 Grad Celsius, die sich im ZTC-Punkt bei etwa 2,4 V schneiden; unterhalb liefert der wärmere Transistor mehr Strom (positiver Temperaturkoeffizient, rot hinterlegt), oberhalb weniger (selbststabilisierend)

Unterhalb des ZTC-Punkts (zero temperature coefficient) liefert ein wärmerer Transistor bei gleicher Gatespannung mehr Strom. Eine warme Stelle zieht dann Strom an sich und wird noch wärmer.

Wo liegt der ZTC-Punkt?

Ansatz. Im Sättigungsbereich gilt näherungsweise das Quadratgesetz (siehe Long Channel):

\[I_D = \tfrac{1}{2}\,k(T)\,\bigl(V_{GS} - V_{th}(T)\bigr)^2\]

mit dem Verstärkungsfaktor \(k \propto \mu \propto T^{-3/2}\) (Phononenstreuung) und einer Schwellenspannung, die linear mit der Temperatur sinkt, \(\mathrm{d}V_{th}/\mathrm{d}T = -\alpha\) mit \(\alpha\) von 2 bis 4 mV/K.

Schritt 1: logarithmisch ableiten. Statt \(I_D\) direkt abzuleiten, nimmt man den Logarithmus, dann werden aus Produkten Summen:

\[\ln I_D = \ln\tfrac12 + \ln k(T) + 2\ln\bigl(V_{GS}-V_{th}(T)\bigr)\]
\[\frac{1}{I_D}\frac{\mathrm{d}I_D}{\mathrm{d}T} = \frac{1}{k}\frac{\mathrm{d}k}{\mathrm{d}T} + \frac{2}{V_{GS}-V_{th}}\cdot\left(-\frac{\mathrm{d}V_{th}}{\mathrm{d}T}\right) = -\frac{3}{2\,T} + \frac{2\,\alpha}{V_{GS}-V_{th}}\]

Schritt 2: null setzen. Am ZTC-Punkt verschwindet die Ableitung:

\[\frac{2\,\alpha}{V_{GS}-V_{th}} = \frac{3}{2\,T} \qquad\Rightarrow\qquad V_{GS,ZTC} - V_{th} = \frac{4}{3}\,\alpha\,T\]

Zahlenprobe. \(\alpha = 3\) mV/K, \(T = 300\) K: \(V_{GS,ZTC} - V_{th} = \tfrac43\cdot 0{,}003\cdot300\) V \(= 1{,}2\) V. Mit \(V_{th} = 1{,}2\) V liegt der ZTC-Punkt bei 2,4 V – wie in der Grafik.

Zur Kontrolle. Unterhalb, bei kleiner Übersteuerung, dominiert der zweite Term (positiver Temperaturkoeffizient), oberhalb der erste. Ein Schalter mit voll aufgesteuertem Gate liegt immer weit oberhalb und ist thermisch stabil. Gefährdet ist der Linearbetrieb mit wenig Gatespannung.

Das Instabilitätskriterium. Unterhalb ZTC entsteht eine Rückkopplungsschleife: höhere Temperatur → mehr Strom → mehr Leistung → höhere Temperatur. Sie läuft weg, wenn ihre Schleifenverstärkung eins erreicht:

\[G = V_{DS}\cdot\frac{\partial I_D}{\partial T}\cdot Z_{th} \;\ge\; 1\]

mit der thermischen Impedanz \(Z_{th}\) (Temperaturhub pro Watt für die betrachtete Pulsdauer). Beispiel: \(I_D = 0{,}1\) A mit einem Temperaturkoeffizienten von +0,3 %/K, also \(\partial I_D/\partial T = 3\cdot10^{-4}\) A/K, und \(Z_{th} = 50\) K/W. Bei \(V_{DS} = 30\) V ist \(G = 0{,}45\): stabil. Bei 60 V ist \(G = 0{,}9\): an der Grenze. Bei gleicher Verlustleistung ist hohe Spannung mit kleinem Strom also gefährlicher als niedrige Spannung mit großem Strom – und genau deshalb knicken die Leistungsgeraden im SOA-Diagramm ab.

Gefährlicher als der globale Fall ist der lokale: Der Transistor ist nicht ein Bauteil, sondern Tausende parallele Finger. Wird einer davon etwas wärmer, zieht er Strom von den anderen ab – der Strom schnürt sich in einem Faden zusammen, der Rest des Transistors bleibt kalt. Spirito, Breglio, d'Alessandro und Rinaldi haben diese Hotspots 2002 mit Thermografie nachgewiesen und ein analytisches Kriterium für die Grenze angegeben. Für den LDMOS heißt das: Layout zählt. Finger in der Mitte eines großen Transistors sind wärmer als am Rand, und ein Design, das den Linearbetrieb spezifiziert, verteilt den Strom über Ballastwiderstände oder segmentiert das Gate.

TLP: die SOA im Nanosekundenbereich messen

Elektrische SOA und ESD-Festigkeit haben dieselbe Physik – Stoßionisation, parasitärer npn, Snapback –, nur auf verschiedenen Zeitskalen. Gemessen werden beide mit demselben Werkzeug: dem Transmission Line Pulsing (TLP). Maloney und Khurana haben das Verfahren 1985 bei Intel eingeführt, heute ist es in ANSI/ESD STM5.5.1 genormt.

Das Prinzip. Ein Koaxialkabel wird auf eine Spannung aufgeladen und dann über ein Relais auf das Bauelement entladen. Die Ladung läuft als Welle durch das Kabel, wird am offenen Ende reflektiert und kommt zurück – das ergibt einen Rechteckpuls, dessen Länge nur von der Kabellänge abhängt.

Warum 10 m Kabel 100 ns ergeben

Ansatz. Beim Schließen des Relais läuft eine Entladewelle mit der Ausbreitungsgeschwindigkeit \(v\) vom Relais zum offenen Ende des Kabels der Länge \(l\) und wieder zurück. Solange sie unterwegs ist, liefert das Kabel einen konstanten Strom. Die Pulsdauer ist also die Laufzeit für den Hin- und Rückweg:

\[t_P = \frac{2\,l}{v}\]

Zahlenprobe. In einem Koaxialkabel mit Polyethylen-Dielektrikum ist \(v \approx 2\cdot10^8\) m/s, zwei Drittel der Lichtgeschwindigkeit. Für \(t_P = 100\) ns:

\[l = \frac{t_P\,v}{2} = \frac{10^{-7}\,\text{s}\cdot2\cdot10^8\,\text{m/s}}{2} = 10\,\text{m}\]

Zur Kontrolle. Ein 50-Ω-Kabel, auf 100 V geladen, liefert in einen Kurzschluss \(100\,\text{V}/(2\cdot50\,\Omega) = 1\) A – die Hälfte der Ladespannung fällt am Wellenwiderstand des Kabels ab. Für 10 A braucht man also rund 1000 V Ladespannung.

Die Messung. Die Pulsamplitude wird schrittweise erhöht. Bei jedem Puls werden Spannung und Strom am Bauelement gemessen und über ein Zeitfenster im flachen Teil des Pulses gemittelt (typisch 70 bis 90 % der Pulsdauer). Nach jedem Puls misst man mit Gleichspannung den Leckstrom – er zeigt an, ob der letzte Puls etwas beschädigt hat. So entsteht Punkt für Punkt eine gepulste Kennlinie.

TLP-Kennlinie eines 50-V-LDMOS mit Gate an Source: Strom bleibt bis etwa 54 V nahe null, dann Zündpunkt V_t1, I_t1; Snapback auf eine Haltespannung V_h von etwa 17 V; danach steigt der Strom auf dem bipolaren Ast mit etwa 9 Ohm bis zum Zerstörungspunkt I_t2 bei rund 1,25 A; auf der oberen Achse der Leckstrom nach jedem Puls, der bei I_t2 von Nanoampere auf Mikroampere springt

TLP-Kennlinie eines LDMOS, schematisch. Jeder Punkt ist ein einzelner 100-ns-Puls. Grau, obere Achse: der Leckstrom nach jedem Puls. Er bleibt konstant, bis $I_{t2}$ erreicht ist – dann springt er um Größenordnungen.

Die vier Kennwerte einer TLP-Kennlinie:

Kennwert Bedeutung beim LDMOS typisch
\(V_{t1}\), \(I_{t1}\) Zündpunkt des parasitären npn \(V_{t1}\) nahe \(BV_{DSS}\) (Gate an Source), mit Gatespannung niedriger
\(V_h\) Haltespannung im Snapback weit unter der Betriebsspannung möglich
\(R_{on}\) im Snapback Steigung des bipolaren Asts einige Ω pro mm Weite
\(I_{t2}\) Zerstörung (zweiter Durchbruch) oft unter 1–2 mA/µm, also schwach

Warum Pulse und nicht Gleichstrom? Weil 100 ns kurz genug sind, dass sich das Bauelement nur lokal erwärmt – die Wärmediffusionslänge beträgt \(\sqrt{0{,}92\,\text{cm}^2/\text{s}\cdot10^{-7}\,\text{s}} \approx 3\) µm. TLP trennt damit das elektrische Verhalten vom thermischen. Genau deshalb ist es auch das Werkzeug, mit dem man die e-SOA misst: Mit eingestellter Gatespannung als Parameter liefert eine Schar von TLP-Kennlinien die Zündpunkte des Snapback-Bilds weiter oben, ohne dass Eigenerwärmung das Ergebnis verfälscht – und ohne dass jeder Messpunkt ein Bauelement kostet. Für die thermisch mitbestimmte SOA verwendet man längere Pulse (long-pulse TLP, µs), für den schnellsten ESD-Lastfall (CDM) sehr kurze (VF-TLP, 1 bis 10 ns). Die Norm von 2022 deckt alle drei ab.

Brücke zur ESD-Prüfung. 100 ns entsprechen ungefähr der Zeitkonstante des Human-Body-Modells (HBM): 100 pF über 1,5 kΩ, \(\tau = 150\) ns. Ein HBM-Puls der Spannung \(U_{HBM}\) liefert den Spitzenstrom \(U_{HBM}/1{,}5\,\mathrm{k\Omega}\), solange das Bauelement selbst wenig Spannung braucht. Daraus folgt die Faustregel

\[U_{HBM} \approx I_{t2}\cdot1{,}5\,\mathrm{k\Omega}\]

Ein LDMOS mit \(I_{t2} = 1{,}25\) A übersteht also etwa 1,9 kV HBM. Für die üblichen 2 kV ist das knapp.

Warum der LDMOS ein schlechter ESD-Schutz ist

In vielen Schaltungen soll der große Ausgangs-LDMOS sich bei einer Entladung selbst schützen: Er ist ohnehin der breiteste Transistor am Pin. Das klappt aus drei Gründen schlecht, und alle drei haben mit dem Driftgebiet zu tun.

  1. Tiefer Snapback. Die Haltespannung \(V_h\) liegt beim LDMOS oft weit unter der Betriebsspannung. Wird er im Betrieb durch eine Störung gezündet, schaltet er nicht wieder ab – die Versorgung hält ihn im Snapback, bis er durchbrennt. Für ESD-Schutz an einer 40-V-Versorgung gilt deshalb die Regel \(V_h\) > maximale Betriebsspannung, und die verletzt ein normaler LDMOS.
  2. Ungleichmäßiges Zünden. Weil die Kennlinie nach dem Zünden zu kleinerer Spannung springt, zündet ein breiter Transistor nicht überall gleichzeitig: Der erste Finger, der zündet, zieht die Spannung herunter, und die anderen erreichen \(V_{t1}\) nie mehr. Der ganze ESD-Strom fließt in einem schmalen Stromfaden. Pogany und Mitarbeiter haben solche Fäden 2003 in Smart-Power-Schutzstrukturen mit transienter interferometrischer Abbildung (TIM) sichtbar gemacht – sie wandern sogar während des Pulses, getrieben von der Erwärmung.
  3. Kirk-Effekt unter ESD. Bei den Stromdichten einer Entladung liegt die Feldspitze ohnehin am Drainende, und die Stromdichte dort ist weit über \(J_K\). Shrivastava und Gossner haben in ihrer Übersicht 2012 gezeigt, dass gerade das Zusammenspiel von Basisaufweitung und Filamentbildung \(I_{t2}\) bei Drain-Extended-Transistoren begrenzt – in dieselbe Familie gehört der LDMOS.

Die Gegenmittel sind seit Duvvury und Mitarbeitern (1997) bekannt: ein Ballast am Drain (größerer Abstand vom Kontakt zum Driftgebiet, Silizidsperre), damit der zuerst zündende Finger seinen Strom nicht allein behalten kann; Gate-Kopplung, die den Kanal während des Pulses mit aufsteuert und so alle Finger gemeinsam einschaltet; oder – die heute übliche Lösung – ein aktiver Klemm-LDMOS: ein großer LDMOS, der von einer RC-Schaltung im MOS-Betrieb eingeschaltet wird, also gar nicht erst in den Snapback gerät. Er nutzt die e-SOA statt sie zu verletzen.

Avalanche und induktive Lasten

Schaltet ein Transistor eine Induktivität ab, treibt die Induktivität ihren Strom weiter. Ohne Freilaufpfad steigt die Drainspannung, bis der Transistor in den Lawinendurchbruch geht und den Strom als Avalanche-Strom übernimmt. Das ist der UIS-Test (unclamped inductive switching), und er ist für Motortreiber, Ventil- und Relaisansteuerung im Auto Alltag.

Wie viel Energie der Transistor im Avalanche aufnimmt

Ansatz. Während des Avalanche liegt am Transistor die Durchbruchspannung \(BV\), an der Versorgung \(V_{DD}\). An der Induktivität \(L\) bleibt die Differenz \(BV - V_{DD}\), und sie bremst den Strom gleichmäßig ab:

\[L\,\frac{\mathrm{d}I}{\mathrm{d}t} = -(BV - V_{DD}) \qquad\Rightarrow\qquad t_{av} = \frac{L\,I_0}{BV - V_{DD}}\]

mit dem Strom \(I_0\) beim Abschalten und der Avalanche-Dauer \(t_{av}\).

Schritt 1: Energie im Transistor. Der Strom fällt linear von \(I_0\) auf null, im Mittel fließt \(I_0/2\), und zwar bei der Spannung \(BV\):

\[E_{AS} = BV\cdot\frac{I_0}{2}\cdot t_{av} = \frac12\,L\,I_0^2\cdot\frac{BV}{BV - V_{DD}}\]

Zahlenprobe. \(L = 100\) µH, \(I_0 = 1\) A, \(BV = 55\) V, \(V_{DD} = 24\) V: \(E_{AS} = \tfrac12\cdot10^{-4}\cdot1\cdot55/31 \approx 89\) µJ, in \(t_{av} = 10^{-4}\cdot1/31 \approx 3{,}2\) µs.

Zur Kontrolle. Die Energie ist größer als die in der Spule gespeicherte \(\tfrac12 L I_0^2 = 50\) µJ, weil die Versorgung während des Avalanche nachliefert. Je näher \(BV\) an \(V_{DD}\) liegt, desto schlimmer – ein Grund, die Durchbruchspannung nicht knapp über die Versorgung zu legen.

Beim LDMOS fließt der Avalanche-Strom als Löcherstrom durch den Body. Die Festigkeit hängt also am selben parasitären npn wie die e-SOA, und am Bauelement ist sie meist durch \(I_h\cdot R_B\) begrenzt, nicht durch die Erwärmung. Wiederholter Avalanche schädigt zudem wie Hot-Carrier-Stress. Viele Treiber-ICs vermeiden ihn deshalb ganz mit einer aktiven Klemmung: Eine Zenerkette vom Drain auf das Gate schaltet den Transistor kurz vor dem Durchbruch wieder ein, und die Energie wird im MOS-Betrieb abgebaut – innerhalb der thermischen SOA, nicht im Avalanche.

Langzeit-SOA: heiße Ladungsträger und Oxid

Alles bisher war kurzfristig: Der Transistor überlebt oder nicht. Die langfristige SOA ist leiser. Der Transistor überlebt, aber seine Parameter wandern, und nach Jahren hält das System die Spezifikation nicht mehr. Hower und Pendharkar haben die beiden Seiten 2005 gegenübergestellt. Der Mechanismus ist im Artikel HCI beschrieben – hier, was am LDMOS anders ist.

Wo der Schaden entsteht. Beim Logik-MOSFET sitzt die Hochfeldzone am Drainende des Kanals. Beim LDMOS gibt es zwei Kandidaten, und sie sind nicht am Kanal: die Akkumulationszone unter dem dünnen Gateoxid und die STI-Ecke (bzw. den Vogelschnabel beim LOCOS), an der der Strom um die Kante des Feldoxids herum muss und das Feld überhöht ist. Moens, Van den Bosch und Groeseneken haben 2004 die Mechanismen für laterale und vertikale DMOS verglichen:

Der Substratstrom hat zwei Höcker. Beim Logik-MOSFET ist der Substratstrom über \(V_{GS}\) aufgetragen ein Hügel mit dem Maximum bei etwa halber Drainspannung, und dort liegt der Worst Case. Beim LDMOS kommt bei hohem \(V_{GS}\) ein zweiter Höcker: der Kirk-Effekt, der die Hochfeldzone an den Drain schiebt. Welcher der beiden der schädlichere ist, hängt von der Struktur ab – für die Lebensdauerbewertung müssen beide abgedeckt werden.

Was das für die Anwendung heißt. Ein Schalter durchläuft bei jeder Flanke kurz den Bereich mit hoher Spannung und hohem Strom. Der Schaden pro Flanke ist klein, aber er addiert sich: Die Lebensdauer eines Ausgangs-LDMOS hängt an der Schaltfrequenz, und ein Treiber, der für 100 kHz qualifiziert ist, ist bei 1 MHz nicht automatisch zehn Jahre stabil. Das Kriterium ist typisch eine Drift von 10 % in \(R_{on}\) über die Missionsdauer (siehe HTOL).

Das Gateoxid. Die Driftstrecke sorgt dafür, dass von 40 V Drainspannung nur wenige Volt am dünnen Gateoxid ankommen – das Gate endet über dem Feldoxid, bevor das Potential im Silizium hoch wird. Bei maximaler Drainspannung und Gate auf Masse liegt an der Gatekante trotzdem ein Teil davon, und die Oxidbelastung dort bestimmt die Lebensdauer nach TDDB. Ein 5-V-Gateoxid, das eine 40-V-Driftstrecke überdeckt, ist ein Kompromiss zwischen Akkumulationswirkung (lange Überdeckung) und Oxidfeld (kurze Überdeckung).

Substratinjektion

Zwei Querschnitte: (a) nicht isolierter LDMOS, dessen n-Drift direkt im p-Substrat liegt; bei Drain auf minus 0,7 V fließen Elektronen ins Substrat und werden von der n-Wanne einer benachbarten Schaltung eingesammelt, ein lateraler npn; (b) isolierter LDMOS in einer p-Wanne, die vom n-plus-Buried-Layer umschlossen ist; die Elektronen fließen in den NBL, der an der Versorgung liegt

Wenn der Drain unter Masse gezogen wird. (a) Ohne Isolation wird das Substrat zur Basis eines lateralen npn, Kollektor ist jede benachbarte n-Wanne. (b) Mit Buried Layer sammelt die Isolation die Elektronen ein, bevor sie das Substrat erreichen.

Dieses Problem kennt der diskrete Leistungs-MOSFET nicht, und es ist in Gatetreiber- und Motortreiber-ICs eines der härtesten.

Der Fall. In einer Halbbrücke mit induktiver Last fließt der Laststrom in der Totzeit über die Body-Diode des Low-Side-Transistors. Der Schaltknoten liegt dann unter Masse: einige Zehntel Volt statisch, mehrere Volt kurzzeitig, wenn die Streuinduktivität der Masseleitung dazukommt (\(L\cdot \mathrm{d}I/\mathrm{d}t\)). Bei einem nicht isolierten LDMOS ist das Driftgebiet gegen das Substrat eine Diode, und die wird jetzt leitend.

Was passiert. Der Drain injiziert Elektronen ins p-Substrat. Dort sind sie Minoritätsträger, und weil das Substrat (wegen RESURF!) schwach dotiert ist, leben sie lange und diffundieren weit – Hunderte Mikrometer. Jede n-Wanne auf positivem Potential, die sie erreichen, sammelt sie als Kollektor ein: ein lateraler npn mit dem Drain als Emitter und dem Substrat als Basis. In einer Logikschaltung ist das ein Fehlstrom, in einer Bandgap-Referenz eine Spannungsverschiebung, in einem CMOS-Block ein möglicher Latch-up-Auslöser.

Die Gegenmittel und ihre Preise.

Stefanucci, Buccella, Kayal und Sallese haben 2015 ein SPICE-taugliches Modell für Injektion und Ausbreitung der Minoritätsträger im Substrat vorgestellt – mit dem Ziel, das Problem im Schaltungsentwurf statt erst am Silizium zu finden.

Die Übersetzung für die Anwendung: Wenn im Datenblatt eines Halbbrückentreibers „negative \(V_S\) capability: −5 V for 100 ns" steht, ist das diese Physik. Die Zahl sagt, wie viel Ladung die Isolation des High-Side-Teils abfangen kann, bevor Elektronen den Rest des Chips erreichen.

Device ↔ Applikation: was im Datenblatt steht und warum

Für Gespräche zwischen Technologie und Anwendung, in denen dieselben Worte Verschiedenes heißen:

Datenblatt, Kundenfrage Device-Ursache
„Absolute max. 40 V – aber gemessen bricht er doch erst bei 55 V durch?" Marge für Prozessstreuung, für tiefe Temperatur (die Durchbruchspannung sinkt bei Kälte um etwa 0,1 %/K) und für die Langzeit-SOA. Die 55 V sind kein Reservoir.
„Kurzschlussfest nur für 10 µs" Im Kurzschluss liegen volle Versorgung und voller Strom an – genau die Ecke, die die e-SOA abschneidet. Dazu Erwärmung nach √t.
„Linearbetrieb nicht empfohlen" Unterhalb des ZTC-Punkts thermisch instabil, Stromfäden zwischen den Fingern.
„Lebensdauer bei hoher Schaltfrequenz?" Jede Flanke ist ein kleiner Hot-Carrier-Stress. Der Schaden skaliert mit der Zahl der Flanken.
„Ausgangsstufe 4 A Spitzenstrom" Während des Miller-Plateaus der angesteuerten Endstufe sieht der Treiber-LDMOS hohe Spannung und hohen Strom zugleich – auch er braucht SOA.
„Negative \(V_S\) bis −5 V / 100 ns" Substratinjektion, Ladung, die die Isolation abfangen kann.
„ESD 2 kV HBM" \(I_{t2}\) im TLP mal 1,5 kΩ, mit Gate-Kopplung oder aktiver Klemmung erreicht.
„Warum nicht einfach eine höhere Spannungsklasse nehmen?" \(R_{on}\cdot A\) wächst mit \(BV^2\) bis \(BV^{2,5}\): 60 statt 40 V kostet bei gleichem Widerstand das 2,3- bis 2,8-Fache an Fläche.

HF-LDMOS

Eine Variante des LDMOS hat eine ganz eigene Karriere gemacht: als Leistungstransistor in den Endstufen von Mobilfunk-Basisstationen, Rundfunksendern und industriellen HF-Generatoren, bei Versorgungsspannungen von 28 bis 50 V und Frequenzen bis in den Bereich von 3 bis 4 GHz. Theeuwen und Qureshi haben 2012 den Stand zusammengefasst. Drei Unterschiede zum integrierten LDMOS fallen auf:

Bei hohen Frequenzen und Wirkungsgraden verliert der HF-LDMOS seit einigen Jahren Boden an GaN-HEMTs (siehe FET-Familie). Unter etwa 2 GHz und bei Kostendruck ist er weiter verbreitet.

Was sich am SST214 zeigen lässt

Der SST214 ist ein Signal-LDMOS mit 20 V Sperrspannung und herausgeführtem Body. Für Leistungs- und SOA-Grenzen ist er nicht gebaut, aber er zeigt die Physik, die dahinter steckt: Mit einer SMU am Body lässt sich der Löcherstrom \(I_h\) direkt messen, und über \(V_{GS}\) aufgetragen sollte bei genügend Drainspannung neben dem ersten Höcker der Ansatz des zweiten, Kirk-bedingten, zu sehen sein. Snapback-Messungen gehören nicht dazu – ohne gepulste Quelle ist jeder Zündpunkt ein verlorenes Bauteil.

Rechner: RESURF, Kirk-Grenze und Avalanche-Energie

Zusammengefasst

Literatur

RESURF und Siliziumgrenze

Sichere Arbeitsfläche

Hot Carrier

TLP und ESD

Substratinjektion und HF-LDMOS

Weiterführendes

Erstellt: 27.10.2026