Der Short-Channel-MOSFET

Der Long-Channel-MOSFET steht auf zwei Annahmen. Erstens der Gradual-Channel-Näherung: Das Feld längs des Kanals ändert sich langsam gegenüber dem Feld quer durch das Oxid, sodass sich jede Scheibe des Kanals eindimensional behandeln lässt. Zweitens dem linearen Driftgesetz \(v = \mu E\): Die Ladungsträger werden beliebig schnell, wenn man das Feld nur erhöht.

Beide Annahmen fallen, und zwar aus verschiedenen Gründen und bei verschiedenen Kanallängen. Dieser Artikel geht durch, was danach übrig bleibt.

Die Struktur ist dieselbe wie bisher — 7 nm Oxid, \(N_A = 5\cdot10^{17}\) cm⁻³, \(V_{th} = 0{,}689\) V, \(n = 1{,}43\) —, nur die Kanallänge wird verkürzt. Damit lässt sich jeder Effekt an derselben Technologie beziffern.

Zwei Kriterien für „kurz"

Das geometrische. Die Verarmungszonen von Source und Drain ragen in den Kanal hinein und beanspruchen dort einen Teil der Ladung, über die eigentlich das Gate herrschen sollte. Für unsere Dotierung reicht die Drain-Verarmung bei 3,3 V rund 106 nm weit ins Substrat:

Bei 2 µm ist das ein Randeffekt. Bei 0,13 µm ist der Kanal überwiegend fremdbestimmt.

Das kinetische. Die Driftgeschwindigkeit sättigt bei \(v_{sat}\approx10^7\) cm/s. Mit \(\mu_n = 400\) cm²/Vs folgt die kritische Feldstärke

und damit die Spannung, ab der die Sättigung das Verhalten bestimmt: \(E_c\cdot L\).

Bei 2 µm liegt diese Schwelle über der Versorgungsspannung — der Transistor sieht die Geschwindigkeitssättigung nie. Bei 0,35 µm liegt sie weit darunter, und praktisch der gesamte Arbeitsbereich ist davon geprägt. Das ist der eigentliche Grund, warum unser 2-µm-Beispiel ein Long-Channel-Bauelement ist und ein 0,35-µm-Transistor derselben Technologie keines mehr.

Geschwindigkeitssättigung

Streuung an Phononen begrenzt die Driftgeschwindigkeit. Statt \(v = \mu E\) gilt

für Elektronen. Der Exponent 2 beschreibt den vergleichsweise scharfen Knick; für Löcher verwendet man 1.

Links: Die Driftgeschwindigkeit verlässt das lineare Gesetz schon deutlich unterhalb von $E_c = 25$ kV/cm. Rechts: Aus der Parabel des Quadratgesetzes wird bei $L = 0{,}35$ µm nahezu eine Gerade — am rechten Rand 4,35 statt 13,4 mA, ein Faktor 3,08.

Für den Strom in Sättigung folgt daraus in erster Näherung

Der Nenner ist der ganze Unterschied. Bei \(L = 0{,}35\) µm und \(V_{GS} = 3{,}3\) V beträgt er 3,08 — das Quadratgesetz sagt 13,4 mA vorher, tatsächlich fließen 4,35 mA.

Drei Folgen, die die Schaltungstechnik umkrempeln:

Der Strom wird linear statt quadratisch. Für \(V_{GS}-V_{th} \gg n E_c L\) kürzt sich die Überspannung heraus und übrig bleibt \(I_{D,sat} \to W C_{ox} v_{sat}(V_{GS}-V_{th})\). Die Kennlinie im rechten Bild ist über weite Strecken eine Gerade.

Die Steilheit bekommt eine Obergrenze. Aus der linearen Form folgt

für \(W = 10\) µm — unabhängig von der Gate-Spannung und unabhängig von der Kanallänge. Mehr Überspannung bringt nichts mehr. Die Wurzelabhängigkeit \(g_m \propto \sqrt{I_D}\) des langen Kanals wird zur Sättigung.

Die Abschnürspannung sinkt. Der Kanal ist schon geschwindigkeitsbegrenzt, bevor er geometrisch abgeschnürt wäre. \(V_{DSsat}\) liegt deutlich unter \((V_{GS}-V_{th})/n\), und der Transistor geht früher in Sättigung als das Long-Channel-Modell erwartet.

Kanallängenmodulation

Jenseits der Abschnürung wächst der abgeschnürte Bereich mit \(V_{DS}\), und die wirksame Kanallänge sinkt von \(L\) auf \(L - \Delta L\). Weil \(I_D \propto 1/L\) ist, steigt der Strom:

Beim langen Kanal ist \(\Delta L\) ein kleiner Bruchteil und die Kennlinie praktisch waagrecht. Bei 0,35 µm sind dieselben paar zehn Nanometer ein zweistelliger Prozentsatz — aus der Stromquelle wird ein Widerstand. Der Ausgangsleitwert \(g_{ds} = \lambda I_D\) begrenzt damit die erreichbare Verstärkung einer Stufe, \(A_v = g_m/g_{ds}\), und das ist der Grund, warum analoge Schaltungen in kurzen Kanälen so schwer zu bauen sind.

Charge Sharing und der \(V_{th}\)-Roll-off

Im Long-Channel-Modell muss das Gate die gesamte Verarmungsladung unter sich kompensieren — ein Rechteck der Länge \(L\) und der Tiefe \(W_{max}\).

Tatsächlich übernehmen die Verarmungszonen von Source und Drain einen Teil davon. Die Ladung, für die das Gate zuständig ist, schrumpft von einem Rechteck auf ein Trapez. Weniger zu kompensierende Ladung bedeutet: Die Inversion setzt schon bei kleinerer Gate-Spannung ein.

mit \(x_j\) als Tiefe der Source- und Drain-Gebiete. Die Abhängigkeit \(\propto 1/L\) ist das Wesentliche: Die Schwellenspannung sinkt mit der Kanallänge.

Das ist unangenehmer, als es klingt. \(V_{th}\) hängt damit an einer Fertigungsgröße, die streut. Zwei Transistoren desselben Wafers mit 10 % Längenunterschied haben verschiedene Schwellenspannungen — und weil der Unterschwellstrom exponentiell an \(V_{th}\) hängt, verschiebt sich der Leckstrom des Chips gleich um Dekaden.

DIBL

Der Roll-off beschreibt die Abhängigkeit von der Geometrie. Drain-Induced Barrier Lowering beschreibt die Abhängigkeit von der Betriebsspannung.

Zwischen Source und Kanal liegt eine Potentialbarriere, die der Diffusionsstrom überwinden muss. Beim langen Kanal ist ihre Höhe allein Sache des Gates. Beim kurzen Kanal reicht das Feld des Drains bis in die Nähe des Source und senkt diese Barriere ab. Je höher \(V_{DS}\), desto niedriger die Barriere, desto größer der Strom.

Praktisch äußert sich das als schwellenspannungsartige Verschiebung, angegeben in mV pro Volt Drain-Spannung. In der halblogarithmischen Transferkennlinie sieht man es sofort: Die Unterschwellkurven für verschiedene \(V_{DS}\) liegen nicht übereinander, sondern verschoben.

DIBL ist damit der Grund, warum der Leckstrom eines abgeschalteten Transistors mit der Versorgungsspannung steigt — und warum sich Standby-Verlustleistung durch Absenken der Spannung wirksamer bekämpfen lässt, als die reine Ohmsche Rechnung nahelegt.

Punch-Through

Treibt man es weiter, berühren sich die Verarmungszonen von Source und Drain unter dem Kanal. Dann existiert ein Strompfad, den das Gate überhaupt nicht mehr erreicht — der Transistor lässt sich nicht mehr abschalten.

Der Zusammenhang zur Tabelle ganz oben ist direkt: Bei 0,13 µm nimmt die Drain-Verarmung allein schon 81 % der Kanallänge ein. Ohne Gegenmaßnahmen — tiefere Kanaldotierung, Halo-Implantation, flachere Source-Drain-Gebiete — wäre bei diesen Längen kein funktionierender Transistor mehr zu bauen.

Die Unterschwelle wird schlechter

Alles Bisherige läuft auf denselben Punkt hinaus: Das Gate verliert die Alleinherrschaft über das Oberflächenpotential. Im Long-Channel-Artikel war der Bulkladungsfaktor \(n = 1 + C_{dep}/C_{ox}\) ein Spannungsteiler zwischen Gate und Verarmungszone. Beim kurzen Kanal kommt der Drain als dritter Teilnehmer dazu:

\(n\) steigt, und mit ihm die Unterschwellsteigung \(S = n\varphi_t\ln 10\). Aus den 85 mV pro Dekade unserer Struktur werden bei kurzem Kanal leicht 100 mV und mehr — bei gleichzeitig sinkender Versorgungsspannung. Beides zusammen ist der Grund, warum sich das Verhältnis von Ein- zu Ausschaltstrom nicht beliebig verbessern lässt.

Halo-Implantate

\(V_{th}\)-Roll-off und Punch-Through haben dieselbe Wurzel: Die Verarmungszonen von Source und Drain greifen in den Kanal. Die naheliegende Gegenmaßnahme wäre, die Kanaldotierung zu erhöhen — schmalere Verarmungszonen, weniger Durchgriff.

Nur zahlt man dafür dreifach: \(V_{th}\) steigt, die Beweglichkeit fällt durch Störstellenstreuung, und der Body-Effekt wird über das größere \(\gamma\) stärker.

Halos lösen das räumlich. Statt den ganzen Kanal höher zu dotieren, wird die Dotierung nur dort angehoben, wo die Verarmungszonen tatsächlich hineinreichen: in zwei Taschen an den Kanalenden. Möglich wird das durch eine gekippte Implantation — der Strahl kommt schräg ein und schiebt sich unter die Gatekante, selbstjustierend zum Gate.

Die Halos sitzen unter den Gatekanten und ergeben ein Dotierungsprofil mit zwei Bergen und einem Tal. Die Kanalmitte bleibt schwach dotiert — dort bestimmt sie die Schwellenspannung und die Beweglichkeit, und beides will man nicht verschlechtern.

Der Nebeneffekt heißt Reverse Short-Channel Effect. Verkürzt man den Kanal weiter, rücken die beiden Halos zusammen und beginnen zu überlappen. Die mittlere Kanaldotierung steigt damit — und mit ihr die Schwellenspannung. In der \(V_{th}\)-über-\(L\)-Kurve entsteht dadurch ein Buckel: Erst steigt \(V_{th}\) mit sinkender Kanallänge an, und erst danach setzt der eigentliche Roll-off ein. Wer eine solche Kurve zum ersten Mal sieht, hält sie für einen Messfehler.

Bezahlt wird außerdem mit:

• höherer Sperrschichtkapazität an Source und Drain, weil dort nun hoch gegen hoch dotiert liegt
• mehr Leckstrom am Drainrand, wo das steile Dotierungsgefälle Band-zu-Band-Tunneln begünstigt
• schlechterer Paarung benachbarter Transistoren: Die Halo-Dosis sitzt in einem winzigen Volumen, und die Zahl der Dotieratome darin schwankt statistisch

Die Prozessantwort: LDD und Spacer

Der schärfste Nebeneffekt kurzer Kanäle ist die Feldspitze am Drain. Ein abrupter n⁺-Übergang direkt am Kanalende konzentriert dort das gesamte \(V_{DS}-V_{DSsat}\) auf wenige zehn Nanometer. Die Folge sind heiße Ladungsträger, die ins Oxid injizieren und den Transistor über die Lebensdauer verstimmen — der Mechanismus, den der HCI-Artikel behandelt.

Die Antwort heißt LDD, lightly doped drain: Zwischen Kanal und n⁺-Drain wird ein schwach dotiertes n⁻-Gebiet eingeschoben. Es dehnt die Verarmungszone und senkt damit die Feldspitze — dieselbe Idee wie die Driftstrecke des DMOS, nur in kleinerem Maßstab und ohne den Anspruch, hohe Spannungen zu halten.

Die elegante Frage ist, wie man diese Zone platziert, ohne eine zusätzliche Maske und ohne Justagefehler. Die Antwort ist der Spacer:

1. Gate strukturieren.
2. n⁻-Extension implantieren — selbstjustierend zur Gate-Kante.
3. Oxid oder Nitrid ganzflächig abscheiden und anisotrop rückätzen. Auf den waagrechten Flächen verschwindet es, an den senkrechten Gate-Flanken bleibt ein Steg stehen: der Spacer, typisch einige zehn bis hundert Nanometer breit.
4. n⁺ implantieren — jetzt selbstjustierend zur Spacer-Kante, also um genau die Spacer-Breite vom Kanal zurückgesetzt.

Die Länge der LDD-Zone ist damit die Spacer-Breite, und die ergibt sich aus Schichtdicke und Ätzzeit — beides gut beherrschbar, beides ohne Maske. Das ist einer der schönsten Selbstjustierungstricks der Prozesstechnik.

Bezahlt wird mit Serienwiderstand: Das schwach dotierte Gebiet liegt im Strompfad und kostet Treiberstrom. Und der Schaden wandert mit — Ladungen, die im Spacer-Oxid über der LDD-Zone hängenbleiben, verarmen das darunterliegende Gebiet und erhöhen den Widerstand über die Lebensdauer.

Abscheidung, anisotropes Ätzen und Implantation ausführlich in der Prozessrubrik, sobald sie steht.

Warum die Skalierung ihre Regeln brach

Dennards Skalierungsregel von 1974 verlangt, alle Größen mit demselben Faktor \(\kappa\) zu schrumpfen: Längen, Oxiddicke, Spannungen — und die Dotierung im gleichen Maß zu erhöhen. Dann bleibt die Feldstärke im Bauelement konstant, und alle beschriebenen Kurzkanaleffekte skalieren sich nicht ein.

Die Spannung ist der Regel als erste entkommen. Zwei Gründe stehen bereits oben:

• Die Unterschwellsteigung skaliert nicht. Die 59,5 mV pro Dekade kommen aus \(k_BT/q\) und kennen keinen Skalierungsfaktor. Wer \(V_{DD}\) senkt, ohne \(V_{th}\) mitzusenken, verliert Treiberstrom; wer \(V_{th}\) mitsenkt, gewinnt Leckstrom.
• Die Versorgungsspannung war lange durch Schnittstellen festgelegt — 5 V, dann 3,3 V.

So entstand die Ära des constant-voltage scaling: Längen schrumpften, Spannungen nicht. Die Feldstärken stiegen entsprechend an, und mit ihnen genau die Effekte dieses Artikels. LDD, Halo-Implantate und flachere Übergänge sind allesamt Reparaturen an dieser Entscheidung.

Weiterführendes

• Long-Channel-MOSFET — das Modell, dessen Annahmen hier fallen
• DMOS — kurzer Kanal mit Driftstrecke statt LDD
• Zuverlässigkeit: HCI — was die Feldspitze am Drain anrichtet
• Beweglichkeit — Streuung, und woher \(v_{sat}\) kommt
• MOS-Kapazität — \(C_{ox}\), \(C_{dep}\) und der Spannungsteiler