ESD: elektrostatische Entladung

Teil der Rubrik Zuverlässigkeit. Eng verwandt: LDMOS (parasitärer npn, Snapback, TLP).

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Die anderen Artikel dieser Rubrik beschreiben Alterung: Ein Bauelement wird über Jahre langsam schlechter, bis ein Parameter aus der Spezifikation läuft. ESD (electrostatic discharge, elektrostatische Entladung) ist das Gegenteil. Ein einzelnes Ereignis von 1 bis 200 Nanosekunden Dauer, und danach ist das Bauelement entweder in Ordnung oder kaputt – oder, im unangenehmsten Fall, angeschlagen und fällt Wochen später im Feld aus.

ESD ist trotzdem ein Zuverlässigkeitsthema, aus zwei Gründen. Erstens ist sie einer der häufigsten Ausfallgründe überhaupt, in der Fertigung wie im Feld. Zweitens wird ihre Festigkeit genauso qualifiziert wie die Lebensdauer: mit genormten Tests, Stichproben und Klassen. Und drittens hat die Physik dahinter viel mit den Mechanismen der übrigen Rubrik gemein: Stoßionisation, heiße Ladungsträger, Oxiddurchbruch – nur in Nanosekunden statt in Jahren.

Das Ergebnis vorweg

Modell Quelle Ersatzschaltung Spitzenstrom Dauer übliches Ziel
HBM (Human Body Model) Mensch berührt Pin 100 pF über 1,5 kΩ 1,33 A bei 2 kV ≈ 150 ns 1–2 kV
CDM (Charged Device Model) Bauteil selbst geladen, Pin berührt Masse Gehäusekapazität, wenige Ω einige A bei 500 V < 1 ns Anstieg, ≈ 1–2 ns 250–500 V
IEC 61000-4-2 (System) Mensch berührt Gerät 150 pF über 330 Ω 30 A bei 8 kV 0,8 ns Anstieg, ≈ 100 ns 8 kV Kontakt

Und drei Aussagen, die man sich merken sollte:

  1. Fast die ganze Energie landet nicht im Chip. Von 0,2 mJ eines 2-kV-HBM-Pulses verbraucht der 1,5-kΩ-Widerstand des Modells den Löwenanteil. Im Chip bleiben ein paar Mikrojoule. Sie sind trotzdem tödlich, wenn sie sich auf wenige Kubikmikrometer konzentrieren.
  2. Die Schutzstruktur muss in ein Fenster passen: oberhalb der Betriebsspannung, unterhalb der Spannung, bei der das zu Schützende kaputtgeht – und das bei Strömen von Ampere.
  3. Bauteil-ESD ist nicht System-ESD. Ein Chip mit 2 kV HBM übersteht einen IEC-Puls von 8 kV nicht. Der Unterschied ist Faktor 20 im Strom.

Woher die Ladung kommt

Reiben zwei Materialien aneinander und trennen sich wieder, bleibt auf dem einen ein Überschuss an Elektronen zurück (Triboelektrizität). Ein Mensch, der über einen Teppich geht, lädt sich so auf. Seine Kapazität gegen die Umgebung liegt bei 100 bis 200 pF, die Spannung bei trockener Winterluft bei einigen Kilovolt, im Extremfall über 10 kV. Spüren kann man die Entladung erst ab etwa 3 kV – ein Chip ist schon viel früher gefährdet.

Wie viel Energie steckt in einem Menschen auf 2 kV – und wie viel davon trifft den Chip?

Ansatz. Ein Kondensator mit der Kapazität \(C\) auf der Spannung \(U\) speichert die Energie

\[E = \tfrac12\,C\,U^2\]

Schritt 1: die Gesamtenergie. Für das HBM mit \(C = 100\) pF und \(U = 2\) kV:

\[E = \tfrac12\cdot100\cdot10^{-12}\,\text{F}\cdot(2000\,\text{V})^2 = 0{,}2\,\text{mJ}\]

Schritt 2: der Spitzenstrom. Die Entladung läuft über den Körperwiderstand \(R = 1{,}5\) kΩ. Solange die Schutzstruktur im Chip nur wenige Volt braucht, ist sie gegen 2 kV vernachlässigbar, und der Strom ist

\[I_{p} = \frac{U}{R} = \frac{2000\,\text{V}}{1500\,\Omega} = 1{,}33\,\text{A}\]

Er klingt mit der Zeitkonstante \(\tau = R\,C = 1500\,\Omega\cdot100\,\text{pF} = 150\) ns ab.

Schritt 3: was im Chip bleibt. Die Schutzstruktur klemmt auf eine Spannung \(U_{cl}\) von vielleicht 8 V. Die Energie, die sie aufnimmt, ist Spannung mal Ladung. Die Ladung des Kondensators ist \(Q = C\,U = 200\) nC, und sie fließt vollständig durch die Klemme:

\[E_{Chip} \approx U_{cl}\cdot Q = 8\,\text{V}\cdot200\cdot10^{-9}\,\text{C} = 1{,}6\,\mu\text{J}\]

Das sind 0,8 % der Gesamtenergie. Der Rest wird im 1,5-kΩ-Widerstand – also im Menschen – zu Wärme.

Schritt 4: warum 1,6 µJ trotzdem reichen. In 100 ns diffundiert Wärme in Silizium nur etwa \(\sqrt{D\,t} = \sqrt{0{,}92\,\text{cm}^2/\text{s}\cdot10^{-7}\,\text{s}} \approx 3\) µm weit (Herleitung im LDMOS-Artikel). Konzentriert sich der Strom auf einen Faden von 3 µm × 3 µm × 3 µm \(= 2{,}7\cdot10^{-11}\) cm³, wird es dort

\[\Delta T \approx \frac{E_{Chip}}{\rho\,c\cdot V} = \frac{1{,}6\cdot10^{-6}\,\text{J}}{1{,}63\,\tfrac{\text{J}}{\text{cm}^3\,\text{K}}\cdot2{,}7\cdot10^{-11}\,\text{cm}^3} \approx 36\,000\,\text{K}\]

heiß – rechnerisch. Real schmilzt das Silizium bei 1414 °C lange vorher. Verteilt sich derselbe Strom dagegen über eine 400 µm breite Struktur, ist das Volumen 133-mal größer und der Hub rund 270 K: Die Struktur überlebt.

Zur Kontrolle. Die Rechnung zeigt, worum es beim ESD-Schutz eigentlich geht: nicht um Energie, sondern um ihre Verteilung. Jede Schutzstruktur ist gut, solange sie überall gleichzeitig leitet, und jede wird zerstört, wenn sie in einem Faden zündet.

Die Prüfmodelle

Stromverläufe der drei ESD-Modelle: links über 300 ns HBM 2 kV mit 1,33 A Spitze und 150 ns Abklingzeit, IEC 61000-4-2 8 kV mit 30 A erster Spitze und 16 A bei 30 ns, 8 A bei 60 ns; rechts die ersten 5 ns mit CDM 500 V, das in unter einer Nanosekunde auf etwa 6 A steigt und gedämpft schwingt

Die drei wichtigsten Pulsformen, schematisch. HBM ist lang und schwach, CDM kurz und stark, der Systempuls IEC 61000-4-2 lang und stark. Rechts ist zu sehen, warum CDM ein ganz eigenes Problem ist: Der Strom ist in 0,3 ns da.

HBM: der Mensch

Das Human Body Model bildet einen geladenen Menschen nach, der einen Pin berührt: 100 pF, entladen über 1,5 kΩ, Anstiegszeit 2 bis 10 ns, Abklingzeit 150 ns. Geprüft wird jeder Pin gegen jede Versorgungsgruppe und gegen andere Pins, in beiden Polaritäten, mit steigender Spannung, bis ein Bauteil ausfällt – und nach jeder Stufe wird es elektrisch nachgemessen. Die Norm dafür ist ANSI/ESDA/JEDEC JS-001.

Die Ergebnisse werden in Klassen angegeben (Klasse 1C: 1000 bis unter 2000 V, Klasse 2: 2000 bis unter 4000 V). Lange galt 2 kV als Industriestandard. Das Industry Council on ESD Target Levels hat gezeigt, dass in Fertigungen mit ESD-Schutzmaßnahmen 1 kV HBM sicher reicht und 2 kV keinen zusätzlichen Nutzen bringt – aber Fläche kostet, die bei feinen Strukturen immer teurer wird (White Paper 1, heute JEDEC JEP155). Für CDM gilt entsprechend 250 V (White Paper 2, JEP157).

CDM: das Bauteil selbst

Das Bauteil wird nicht von außen angefasst, sondern ist selbst geladen – durch Rutschen in einer Transportschiene, Abziehen von einem Tape, Reibung in einem Handler. Berührt dann ein Pin eine geerdete Oberfläche, entlädt sich die ganze Kapazität des Bauteils gegen seine Umgebung (einige pF bei kleinen, über 10 pF bei großen Gehäusen) über diesen einen Pin. Die Norm ist ANSI/ESDA/JEDEC JS-002.

Warum CDM mit „nur" 500 V Ampere erzeugt

Ansatz. Die gespeicherte Ladung ist \(Q = C_{Pkg}\cdot U\) mit der Gehäusekapazität \(C_{Pkg}\). Sie fließt in der Zeit \(t\) ab, im Mittel also mit \(I \approx Q/t\).

Zahlenprobe. \(C_{Pkg} = 10\) pF, \(U = 500\) V: \(Q = 5\) nC. Die Entladung ist nach etwa 1 ns vorbei, weil kein Widerstand von 1,5 kΩ bremst, sondern nur die Induktivität und der Widerstand des Entladepfads von einigen Ohm:

\[I \approx \frac{Q}{t} = \frac{5\cdot10^{-9}\,\text{C}}{10^{-9}\,\text{s}} = 5\,\text{A}\]

Im Spitzenwert liegt der Strom eher darüber, und er steigt in einigen hundert Pikosekunden.

Zur Kontrolle. Die Energie ist winzig: \(\tfrac12\cdot10\,\text{pF}\cdot(500\,\text{V})^2 = 1{,}25\) µJ. Thermisch ist CDM deshalb harmlos. Gefährlich ist es elektrisch: In 300 ps baut sich an jedem Widerstand und an jeder Induktivität im Chip eine Spannung auf, bevor eine Schutzstruktur reagiert, und die trifft das dünnste Oxid in der Nähe.

Der Strom kommt von innen. Das ist der Unterschied, der CDM so tückisch macht. Bei HBM kommt der Strom von außen in einen Pin und muss zur Masse; bei CDM sitzt die Ladung im ganzen Chip – Substrat, Wannen, Versorgungsnetze – und strömt durch den einen geerdeten Pin hinaus. Ein Eingang mitten im Chip, dessen Gate an diesem Pin hängt, dessen Source aber über das Versorgungsnetz noch auf der Ladungsspannung sitzt, sieht die Differenz direkt über dem Gateoxid. CDM-Ausfälle sind deshalb fast immer Oxiddurchbrüche an Eingängen, und sie werden mit kleineren Strukturen und dünneren Oxiden schlimmer.

MM: das Maschinenmodell

Das Machine Model (200 pF ohne Vorwiderstand) sollte eine geladene Maschine nachbilden. Es hat sich als schlecht reproduzierbar herausgestellt und bildet keinen realen Fehlerfall besser ab als HBM und CDM. JEDEC empfiehlt seit 2015 (JEP172A), es für die Qualifikation nicht mehr zu verwenden.

IEC 61000-4-2: das Gerät

Für Geräte (Systeme) gilt eine ganz andere Norm: IEC 61000-4-2. Sie bildet einen Menschen nach, der mit einem Metallteil (Schlüssel, Werkzeug) ein Gerät berührt: 150 pF über 330 Ω, Kontaktentladung bei 8 kV in der höchsten Stufe (aktuelle Ausgabe 2025). Der Spitzenstrom ist 3,75 A pro kV, also 30 A bei 8 kV, in 0,8 ns – und danach noch 16 A bei 30 ns und 8 A bei 60 ns.

Das ist die häufigste Verwechslung zwischen Bauelement und Anwendung. Die Bauteilmodelle HBM und CDM sichern den Weg durch Fertigung und Bestückung ab, wo die Umgebung ESD-geschützt ist. Die Systemprüfung sichert das fertige Gerät in der Hand des Kunden ab. Ein Chip mit „2 kV HBM" führt 1,33 A; ein IEC-Puls bringt 30 A. Dazwischen liegt Faktor 20 im Strom und Faktor 24 in der Energie (\(\tfrac12\cdot150\,\text{pF}\cdot(8\,\text{kV})^2 = 4{,}8\) mJ). Pins, die nach außen gehen – USB, CAN, Ethernet, Sensoreingänge an Steckern –, brauchen deshalb entweder eigene, sehr große On-Chip-Strukturen oder eine externe Suppressordiode (TVS) auf der Leiterplatte, die den Großteil des Stroms übernimmt.

Was kaputtgeht

Drei Schadensbilder decken fast alle ESD-Ausfälle ab:

Latente Schäden. Ein ESD-Puls knapp unter der Zerstörungsschwelle kann ein Bauteil vorschädigen: erhöhter Leckstrom, ein geschwächtes Oxid. Es besteht die Ausgangsprüfung und fällt später aus. Das ist der Grund, warum nach jeder TLP-Stufe der Leckstrom gemessen wird und warum ein Anstieg um eine Dekade bereits als Ausfall gilt.

Warum kürzere Pulse mehr Leistung vertragen

Doppelt logarithmisch die Ausfallleistung über der Pulsdauer von 1 ns bis 1 ms: bei sehr kurzen Pulsen proportional t hoch minus 1 (adiabatisch), im Bereich HBM und TLP proportional t hoch minus ein halb (Wunsch-Bell), bei langen Pulsen konstant (stationär)

Ausfallleistung über der Pulsdauer, schematisch. Der mittlere Bereich mit der Steigung −1/2 ist das Wunsch-Bell-Gesetz. Im Nanosekundenbereich von CDM und HBM liegt die Grenze also weit über der Dauerleistung.

Wunsch und Bell haben 1968 – damals für Strahlungspulse in militärischen Anwendungen – gemessen, welche Leistung ein pn-Übergang für eine gegebene Pulsdauer verträgt. Sie fanden drei Bereiche, und alle drei folgen aus der Wärmediffusion.

t⁻¹, t⁻¹ᐟ² und konstant: woher die drei Bereiche kommen

Ansatz. Ausfall tritt ein, wenn die Temperatur im heißesten Volumen eine kritische Temperatur \(T_{krit}\) erreicht (Schmelzen, Eigenleitung). Die Erwärmung ist Energie durch Wärmekapazität des erwärmten Volumens.

Bereich 1: sehr kurze Pulse (adiabatisch). Die Wärme hat keine Zeit, das aktive Volumen \(V_0\) zu verlassen. Dann ist \(\Delta T = P\,t/(\rho\,c\,V_0)\), und für \(\Delta T = T_{krit} - T_0\) folgt

\[P_f = \frac{\rho\,c\,V_0\,(T_{krit}-T_0)}{t} \propto t^{-1}\]

Es zählt nur die Energie \(P\cdot t\).

Bereich 2: mittlere Pulse (Wunsch-Bell). Die Wärme diffundiert in die Tiefe \(\delta = \sqrt{D\,t}\), das erwärmte Volumen ist \(A\cdot\delta\) mit der Fläche \(A\) des heißen Gebiets:

\[\Delta T = \frac{P\,t}{\rho\,c\,A\sqrt{D\,t}} \qquad\Rightarrow\qquad P_f = \frac{\rho\,c\,A\sqrt{D}\,(T_{krit}-T_0)}{\sqrt{t}} \propto t^{-1/2}\]

Bereich 3: lange Pulse (stationär). Die Wärme erreicht die Wärmesenke, es stellt sich ein Gleichgewicht ein, \(\Delta T = P\cdot R_{th}\), und \(P_f = (T_{krit}-T_0)/R_{th}\) hängt nicht mehr von \(t\) ab.

Zur Kontrolle. Die Übergänge liegen dort, wo \(\delta\) die Abmessungen der Struktur erreicht: Bereich 1 endet, wenn \(\sqrt{D\,t}\) die Größe des heißen Flecks übersteigt (bei 1 µm nach rund 10 ns), Bereich 2, wenn die Wärme den Chiprand oder die Rückseite erreicht (bei 300 µm Dicke nach etwa \((300\,\mu\text{m})^2/D \approx 1\) ms).

Das Schutzkonzept

Ein Chip schützt sich nicht dadurch, dass jeder Transistor robust ist, sondern dadurch, dass es für jede denkbare Entladung einen Pfad gibt, der den Strom an der empfindlichen Schaltung vorbeiführt – und dass die Spannung auf diesem Pfad niedrig genug bleibt.

Das ESD-Fenster

TLP-Kennlinien dreier Schutzelemente in einer 3,3-V-Domäne mit dem ESD-Fenster zwischen 3,6 V (Betrieb plus Marge, grau) und 8 V (Gateoxid gepulst, rot): GGNMOS mit Snapback von 7 V auf 4,6 V und Zerstörung bei 1,6 A; SCR mit Haltespannung 1,4 V im Betriebsbereich (Latch-up-Gefahr); RC-getriggerte Klemme ohne Snapback, die im grauen Bereich leitet, weil sie den Puls an der Flanke erkennt; waagrechte Linie bei 1,33 A für 2 kV HBM

Das ESD-Fenster. Ein Schutzelement muss bei ESD-Strom (hier 1,33 A für 2 kV HBM) eine Spannung halten, die unter der Schadensgrenze liegt, und darf im Betrieb weder zünden noch eingeschaltet hängen bleiben.

Drei Grenzen bestimmen, was eine Schutzstruktur darf:

  1. Unten: die Betriebsspannung. Im Betrieb darf die Struktur nicht leiten, also muss ihre Zündspannung \(V_{t1}\) über der höchsten Betriebsspannung mit Marge liegen. Für Elemente mit Snapback kommt eine zweite Bedingung dazu: Ihre Haltespannung \(V_h\) sollte ebenfalls über der Betriebsspannung liegen. Sonst hält die Versorgung eine einmal gezündete Struktur im leitenden Zustand fest – das ist Latch-up.
  2. Oben: der Schaden am Geschützten. Die Spannung, die das Gateoxid eines Eingangs oder der Übergang einer Ausgangsstufe gepulst gerade noch aushält. Gepulst liegt sie über dem Gleichspannungswert, aber nicht viel – und sie sinkt mit jeder Technologiegeneration.
  3. Rechts: der Strom. Bei Zielstrom muss die Spannung über dem ganzen Pfad – Schutzelement plus Leitungswiderstände – noch unter der oberen Grenze liegen.
Wie niederohmig muss der Pfad sein?

Ansatz. Ein Schutzelement im Snapback verhält sich wie eine Spannungsquelle \(V_h\) mit einem Innenwiderstand \(R_{on}\). Im Pfad liegen außerdem die Widerstände der Versorgungsschienen \(R_{bus}\). Bei Zielstrom \(I_{ESD}\) ist die Spannung am geschützten Knoten

\[U = V_h + I_{ESD}\,(R_{on} + R_{bus})\]

Schritt 1: die Bedingung. \(U\) muss unter der oberen Fenstergrenze \(U_{max}\) bleiben:

\[R_{on} + R_{bus} \le \frac{U_{max} - V_h}{I_{ESD}}\]

Zahlenprobe. \(U_{max} = 8\) V, \(V_h = 4{,}6\) V, \(I_{ESD} = 1{,}33\) A: \(R_{on} + R_{bus} \le 3{,}4\,\text{V}/1{,}33\,\text{A} = 2{,}6\) Ω.

Schritt 2: was eine Schiene kostet. Eine Aluminiumschiene von 1 mm Länge, 20 µm Breite und 1 µm Dicke hat mit \(\rho_{Al} = 2{,}8\cdot10^{-6}\) Ω·cm den Widerstand

\[R = \frac{\rho\,L}{w\,d} = \frac{2{,}8\cdot10^{-6}\,\Omega\,\text{cm}\cdot0{,}1\,\text{cm}}{20\cdot10^{-4}\,\text{cm}\cdot10^{-4}\,\text{cm}} = 1{,}4\,\Omega\]

– schon die Hälfte des Budgets. Deshalb verteilt man die Klemmen über den Pad-Ring, statt eine große Klemme in eine Ecke zu setzen, und deshalb sind ESD-Schienen breiter, als der Betriebsstrom je verlangen würde.

Zur Kontrolle. Halbiert man \(I_{ESD}\) (1 kV statt 2 kV HBM), verdoppelt sich das Budget. Das ist die Rechnung hinter der Empfehlung des Industry Council, das HBM-Ziel auf 1 kV zu senken.

Rail-basierter Schutz

Schutzkonzept an einem Eingangs-Pad: Diode D_p vom Pad zur V_DD-Schiene, Diode D_n von V_SS zum Pad, Serienwiderstand R_S und kleiner Sekundärschutz vor dem Gateoxid des Eingangs, RC-getriggerte Klemme zwischen V_DD und V_SS; rot der Strompfad eines positiven Pulses vom Pad gegen V_SS über D_p, die V_DD-Schiene und die Klemme

Das Standardkonzept moderner CMOS-Technologien: Dioden an jedem Pin leiten den Strom auf eine der beiden Schienen, eine Klemme zwischen den Schienen schließt den Kreis. Vor empfindlichen Eingängen sitzt zusätzlich ein kleiner Sekundärschutz hinter einem Widerstand.

Die meisten CMOS-Chips verwenden heute ein rail-basiertes Konzept:

Der Vorteil: Die Dioden sind klein, und die Klemme teilen sich viele Pins. Der Nachteil: Der Pfad ist lang, und die Schienenwiderstände gehen voll ins Budget ein.

Die RC-getriggerte Klemme

Die Klemme zwischen den Schienen ist meist ein sehr großer NMOS, der nicht im Snapback arbeitet, sondern ganz normal als MOSFET eingeschaltet wird – von einer Schaltung, die einen ESD-Puls an seiner Flanke erkennt. Das Prinzip stammt aus den frühen 1990er-Jahren; Chen, Amerasekera und Duvvury haben 1997 eine Entwurfsmethodik dafür angegeben, Ker hat es 1999 für den Schutz ganzer Chips systematisiert.

Wie die RC-Klemme Puls und Einschalten unterscheidet

Ansatz. Ein RC-Glied zwischen den Schienen, gefolgt von einem Inverter, steuert das Gate des großen NMOS. Steigt \(V_{DD}\) schnell, bleibt der Kondensator zunächst ungeladen, sein Knoten folgt \(V_{DD}\) nicht, der Inverter schaltet das Gate auf \(V_{DD}\): Die Klemme leitet. Steigt \(V_{DD}\) langsam, lädt der Kondensator mit, der Knoten folgt, das Gate bleibt aus.

Schritt 1: die Zeitkonstante festlegen. Die Klemme soll während des ganzen ESD-Pulses leiten. Ein HBM-Puls dauert einige 100 ns, also muss \(\tau = R\,C\) deutlich länger sein. Gleichzeitig darf das normale Einschalten der Versorgung die Klemme nicht auslösen – das dauert Mikro- bis Millisekunden. Ein üblicher Kompromiss:

\[\tau = R\,C \approx 1\,\mu\text{s}, \quad\text{z. B. } R = 100\,\text{k}\Omega,\; C = 10\,\text{pF}\]

Schritt 2: die Größe des NMOS. Er soll 1,33 A bei wenigen Volt führen. Mit einem Sättigungsstrom von etwa 0,5 mA pro µm Weite braucht er

\[W = \frac{1{,}33\,\text{A}}{0{,}5\,\text{mA/µm}} \approx 2700\,\mu\text{m}\]

Weite – ein großer Transistor, aber ohne Ballast, ohne Silizidsperre, ohne Filamentrisiko, weil er nicht im Snapback arbeitet.

Zur Kontrolle. Eine schnelle Störung auf der Versorgung im Betrieb (Lastsprung, Einkopplung) kann die Klemme ebenfalls auslösen und kurzzeitig die Versorgung belasten. Gute Klemmen haben deshalb eine Rückkopplung, die sie nach dem Puls sicher wieder abschaltet, und eine Auslegung, die schnelle Versorgungsflanken im Betrieb ausschließt.

GGNMOS und Snapback

Die ältere und in vielen Technologien noch übliche Alternative ist der GGNMOS (gate-grounded NMOS): ein NMOS mit Gate, Source und Body an Masse, Drain am Pin. Er ist im Betrieb aus. Bei einem positiven Puls bricht der Drain-Übergang durch, die Löcher aus der Stoßionisation heben den Body an, und der parasitäre npn zündet – derselbe Mechanismus wie beim LDMOS. Die Spannung schnappt auf die Haltespannung zurück, und der Transistor leitet bipolar, mit kleinem Widerstand. Hier ist der Snapback erwünscht: Er hält die Spannung niedrig, solange der Strom fließt.

Der Haken ist das Zünden. Ein GGNMOS mit vielen parallelen Fingern zündet nicht von selbst überall gleichzeitig.

Zwei TLP-Kennlinien eines Fingers: links ohne Ballast mit kleinem Widerstand im Snapback, sodass der Finger bei V_t2 unter V_t1 zerstört wird; rechts mit Ballastwiderstand, sodass die Spannung vor der Zerstörung V_t1 überschreitet und alle anderen Finger zünden

Die Bedingung für gleichmäßiges Zünden: Ein Finger, der schon gezündet hat, muss bis zu seiner Zerstörung eine Spannung über $V_{t1}$ erreichen können. Dann zünden die anderen mit, bevor er stirbt.

Das Kriterium \(V_{t2} > V_{t1}\). Polgreen und Chatterjee haben 1992 die Bedingung angegeben, die seitdem jede Snapback-Struktur erfüllen muss. Der erste Finger, der zündet, zieht die Spannung am Pin auf seine Haltespannung herunter. Die anderen Finger haben noch nicht gezündet und sehen jetzt nur noch diese niedrige Spannung – sie kommen nicht mehr an ihre Zündspannung \(V_{t1}\). Der ganze Strom fließt in einem Finger, bis der bei \(I_{t2}\), \(V_{t2}\) zerstört wird. Es sei denn, die Spannung an diesem Finger steigt mit dem Strom so stark an, dass sie \(V_{t1}\) vor der Zerstörung überschreitet. Dann zünden die übrigen mit, und der Strom verteilt sich.

Was dafür sorgt: Ballast. Ein Widerstand in Reihe zu jedem Finger hebt die Steigung der Snapback-Kennlinie an. Er entsteht, indem man den Drain zwischen Kontakt und Gate nicht silizidiert (silicide block) und den Abstand vergrößert: Das unsilizidierte n⁺-Gebiet hat einen Flächenwiderstand von 50 bis 100 Ω statt einigen Ohm. Diese eine Maske – die Silizidsperre – ist in fast jeder CMOS-Technologie nur wegen ESD da. Alternativ steuert man das Gate über eine Kopplungskapazität leicht auf (gate coupling), damit alle Finger gemeinsam einschalten.

Das SCR

Die vierte Familie ist der Thyristor (SCR, silicon controlled rectifier): eine pnpn-Struktur aus p⁺ in der n-Wanne, n-Wanne, p-Substrat und n⁺ im Substrat. Einmal gezündet, halten sich ihr pnp und ihr npn gegenseitig im leitenden Zustand. Die Haltespannung ist mit 1 bis 2 V extrem niedrig, und weil die Verlustleistung Spannung mal Strom ist, verträgt ein SCR pro Fläche ein Mehrfaches des Stroms eines GGNMOS. Für ESD wäre er ideal – mit zwei Problemen:

CDM und der Sekundärschutz

Gegen CDM hilft eine große Klemme am Pad wenig, wenn der empfindliche Eingang weit entfernt sitzt: In 300 ps baut sich auf der Leitung zwischen Pad und Eingang eine Spannung auf, bevor die Klemme ihren Strom übernimmt. Deshalb sitzt vor jedem Gateoxid, das direkt an einem Pin hängt, ein Sekundärschutz: ein Serienwiderstand \(R_S\) von 100 bis 200 Ω und dahinter, unmittelbar am Eingang, ein kleiner GGNMOS oder ein Diodenpaar.

Die Rechnung ist ein Spannungsteiler. Steht am Pad die Klemmspannung der Primärstruktur, sagen wir 8 V, und klemmt der Sekundärschutz bei 5 V, fließt durch ihn nur

\[I_{sek} = \frac{8\,\text{V} - 5\,\text{V}}{200\,\Omega} = 15\,\text{mA}\]

– das schafft auch ein winziger Transistor. Der Widerstand begrenzt den Strom, der Sekundärschutz begrenzt die Spannung am Oxid. Der Preis ist die RC-Zeitkonstante des Widerstands mit der Eingangskapazität, also Bandbreite: Bei schnellen Schnittstellen (SerDes, HF) ist für \(R_S\) kaum Platz, und das CDM-Ziel muss sinken.

ESD in Hochvolt- und BCD-Technologien

In Technologien mit 20, 40 oder 100 V reicht das Fenster weiter, aber die Schutzelemente werden schwieriger. Ein Hochvolt-Pin braucht ein Element, das erst oberhalb von 40 V zündet und dann nicht unter 40 V zurückschnappt. Der naheliegende Kandidat – der LDMOS selbst – ist dafür schlecht geeignet: tiefer Snapback, ungleichmäßiges Zünden, Kirk-Effekt im Driftgebiet. Das steht ausführlich im LDMOS-Artikel. Übliche Lösungen sind aktiv geklemmte LDMOS (im MOS-Betrieb eingeschaltet wie die RC-Klemme), Ketten aus mehreren Niedervolt-Elementen in Reihe, deren Haltespannungen sich addieren, und bipolare Klemmen mit kontrolliertem Snapback. Keppens, Mergens und Mitarbeiter haben die Möglichkeiten 2006 zusammengestellt.

TLP: die Kennlinie eines ESD-Elements

Alle Kennlinien in diesem Artikel sind TLP-Kennlinien: gemessen mit Rechteckpulsen von 100 ns aus einer aufgeladenen Leitung, Punkt für Punkt mit steigender Amplitude, mit einer Leckstrommessung nach jedem Puls. Wie das funktioniert und warum 10 m Kabel 100 ns ergeben, ist im LDMOS-Artikel hergeleitet. Hier, was ESD-Entwickler daraus ablesen:

Kennwert Bedeutung Prüffrage
\(V_{t1}\) Zündspannung liegt sie im Fenster, über der Betriebsspannung, unter der Schadensgrenze?
\(V_h\) Haltespannung liegt sie über der Betriebsspannung (Latch-up)?
\(R_{on}\) Steigung im leitenden Zustand reicht das Budget bis zum Zielstrom?
\(V_{t2}\), \(I_{t2}\) Zerstörung \(V_{t2} > V_{t1}\) (gleichmäßiges Zünden)? \(I_{t2}\) ≥ Zielstrom?
Leckstrom nach Puls latente Schäden bleibt er konstant bis \(I_{t2}\)?

Zwei Faustregeln verbinden TLP mit den Qualifikationsmodellen:

\[U_{HBM} \approx I_{t2}\cdot1{,}5\,\mathrm{k\Omega}\]

weil 100 ns ungefähr der HBM-Zeitkonstante entsprechen. Für CDM nimmt man VF-TLP (very fast TLP) mit Pulsen von 1 bis 10 ns und Anstiegszeiten unter 100 ps. Damit misst man vor allem die gepulste Durchbruchspannung von Gateoxiden – die obere Fenstergrenze – und wie schnell ein Schutzelement einschaltet. Die Norm ANSI/ESD STM5.5.1 deckt Standard-, VF- und Long-Pulse-TLP ab.

Was TLP nicht ist: ein Qualifikationstest. Ein Bauteil wird nach JS-001 und JS-002 qualifiziert. TLP ist das Entwicklungswerkzeug, mit dem man versteht, warum es besteht oder nicht.

ESD oder EOS?

Im Feld ausgefallene Bauteile kommen mit der Frage zurück: War es ESD? Die Antwort steckt im Schadensbild.

ESD EOS (electrical overstress)
Dauer ns bis wenige 100 ns µs bis Sekunden
Energie µJ mJ bis J
Schaden punktförmig, oft nur im REM zu finden großflächig, verfärbtes Gehäuse, geschmolzenes Metall
Ursache Handhabung, Fertigung Überspannung im Betrieb, Verpolung, Hot-Plug, Latch-up, Induktivität

Ein großer, geschmolzener Krater über einer Ausgangsstufe ist fast nie ESD, sondern ein Kurzschluss, eine abgeschaltete Induktivität oder ein Latch-up mit stundenlangem Strom. Das ist eine der häufigsten Diskussionen zwischen Kunde und Hersteller – und mit dem Schadensbild meist schnell entschieden.

Device ↔ Applikation

Datenblatt, Kundenfrage Was dahintersteckt
„HBM 2 kV, CDM 500 V" Bauteil-ESD für Fertigung und Bestückung in ESD-geschützter Umgebung. Sagt nichts über das fertige Gerät.
„Unser Gerät muss 8 kV IEC bestehen, der Chip hat doch 2 kV?" Faktor 20 im Strom. An Steckerpins gehört eine TVS-Diode auf die Platine, oder der Chip braucht einen ausdrücklich systemfesten Pin.
„Warum nur 1 kV HBM bei der neuen Generation?" Dünnere Oxide senken die obere Fenstergrenze, 1 kV ist für geschützte Fertigung ausreichend (Industry Council).
„Schnelle Schnittstelle hat schlechteres CDM" Kein Platz für den Serienwiderstand des Sekundärschutzes, der die Bandbreite kosten würde.
„Ausfall im Feld – ESD?" Erst das Schadensbild ansehen. Großflächig ist meist EOS.
„Darf der Pin über die Versorgung steigen?" Die Diode \(D_p\) zum Versorgungspin leitet dann, und Strom fließt in die Versorgung (back-powering). „Fail-safe"- oder „over-voltage tolerant"-Pins haben dafür einen anderen Aufbau.

Verwandt: Latch-up

Das SCR oben ist eine absichtlich gebaute pnpn-Struktur. In jedem CMOS-Chip gibt es Tausende unabsichtliche: p⁺ der PMOS-Source, n-Wanne, p-Substrat, n⁺ der NMOS-Source. Zündet eine davon, etwa durch einen Strom ins Substrat bei einem ESD-Ereignis oder durch die Substratinjektion eines Leistungsausgangs, schließt sie die Versorgung kurz. Das ist Latch-up, ein eigener Artikel (geplant).

Rechner: ESD-Pulse und Schutzbudget

Zusammengefasst

Literatur

Normen und Empfehlungen

Lehrbücher

Originalarbeiten

Weiterführendes

Erstellt: 27.10.2026